利用16位DAC實(shí)現20位分辨率的設計

　　隨著(zhù)DSP芯片處理數據能力的提高，數字信號處理系統的精度要求也越來(lái)越高?？紤]到系統要求的是相對精度，而非絕對精度。為了獲得最佳相對精度，本文提出一種創(chuàng )新的解決方案，即在精密DAC后端使用可編程增益放大器(PGA)。

系統框架結構

　　該系統主要包括以下幾個(gè)部分：DSP、DAC、DAC后端低通濾波電路以及兩個(gè)數字可編程運放PGA205，如圖1所示。系統中DSP采用了TI公司的TMS320VC5402，它有一組程序總線(xiàn)和三組數據總線(xiàn)，高度并行性的算術(shù)邏輯單元ALU、專(zhuān)用硬件邏輯片內存儲器、增強型HPI口和高達100MHz的CPU頻率，可以在一個(gè)周期里完成兩個(gè)讀和一個(gè)寫(xiě)操作。

圖1

　　D/A采用了ADI公司的一種16位、低功耗數模轉換器AD7846，實(shí)現了高速同步數模轉換?？删幊淘鲆娣糯笃鞑捎玫氖敲绹鳥(niǎo)B公司的具有低增益誤差的PGA205，它可采用4.5～18V的電源工作，通過(guò)與CMOS與TTL兼容的輸入端來(lái)設定增益，并能提供快速的穩定時(shí)間。

硬件實(shí)現

　　TMS320VC5402和AD7846是通過(guò)VC5402的并行I/O接口來(lái)實(shí)現數據交換，通過(guò)地址

　　將CS和R/W均置為低電平時(shí)，開(kāi)始向該DAC寫(xiě)數，經(jīng)過(guò)一段延時(shí)，將LDAC置為高電平，CLR置為低電平，DAC進(jìn)行數模轉換。最后，將R/W和CLR均置為低電平，即將該DAC鎖存器清零。當然，也可以通過(guò)CPLD來(lái)對其進(jìn)行控制。 圖2是DSP和AD7846接口電路，圖中省略了控制信號的電平轉換電路部分以及DAC的參考電壓供電電路(AD7846由AD1580提供1.25V的單極性參考電壓，AD7846最終輸出單極性峰峰值為1.25V的正弦波)。DAC后端低通濾波采用10階1kHz巴特沃斯低通濾波電路，有很好的幅頻特性。 AD7846在16bit分辨率條件下為1LSB，在此DAC后端的PGA達到穩定狀態(tài)的建立時(shí)間必須足夠快，以便與具有相同分辨率DAC的轉換速度相匹配。此外，所選擇的PGA還必須具有盡可能低的噪聲，因為它決定系統的信噪比(SNR)。為了解決這些問(wèn)題，本設計中的放大器采用PGA205運算放大器，它具有滿(mǎn)足設計要求的速度、精度和快速建立時(shí)間。當DAC輸出信號幅度很低時(shí)能使該系統達到20位精度，如圖3所示。 后端運放電路由兩個(gè)可編程增益運放PGA205串聯(lián)組成。該運放電路可提供從G=1到G=16(即20、21、22、23、24)的可編程增益放大，從而達到使AD7846精度提高至20位的目的。增益輸入端具體輸入值詳見(jiàn)參考文獻[5]真值表。數字輸入端可直接與通用的CMOS和TTL邏輯元件直接接口，邏輯輸入端以接地端為基準。如果數字輸入端不帶鎖存器，邏輯輸入的改變將立即選擇新的增益。邏輯輸入的開(kāi)關(guān)時(shí)間大約是0.5μs。

圖2

圖3

　　增益改變的響應時(shí)間等于開(kāi)關(guān)時(shí)間加上放大器穩定到與新選擇的增益相對應的新輸入電壓所需要的時(shí)間。對于0.01%的精度，當G=1時(shí)，穩定時(shí)間為2.5μs，當G=16時(shí)，穩定時(shí)間為5μs。本系統中，使用外部邏輯鎖存器鎖存來(lái)自高速數據總線(xiàn)的增益控制信號。使用外部鎖存器可以把高速的數字總線(xiàn)與敏感的模擬電路分開(kāi)，應使鎖存電路盡可能遠離模擬電路以避免將數字噪聲耦合到模擬電路中。

軟件設計

　　在通信、儀器儀表和控制等領(lǐng)域的信號處理系統中，通常通過(guò)下述兩種方法來(lái)產(chǎn)生所需波形，一種方法為使用算法直接產(chǎn)生精度高，所占的存儲空間較??；另一種為查表法，如果要有高的精度則要使用很大的表來(lái)記錄，從而占有較多的存儲空間，但是實(shí)時(shí)性較第一種方法好，本設計采用第二種方法，限于篇幅，DSP源程序略去。

系統設計應注意的幾個(gè)問(wèn)題

　　AD7846有單極性(0～5V，0～10V輸出范圍)、雙極性(5V，10V輸出范圍)兩種工作方式。單極性工作時(shí)，需將VREF接設計所需的正參考電壓，而將VREF接地；雙極性工作則需將VREF+、VREF-分別接設計所需的正負參考電壓。另由于A(yíng)D7846有片內集成運放，如果將RIN腳接地，其輸出范圍為2VREF-～2VREF+；如果將RIN腳與VOUT腳短接，則其輸出范圍為VREF-～VREF+。

　　高速系統特別是模擬數字混合系統要尤其注意接地問(wèn)題。除了電源端相連外，數字地和模擬地要分開(kāi)。另外，對于高速系統使用大面積地阻抗非常重要。電源與器件盡量靠近，并在總的電源輸入端跨接大容量的去耦電容。

　　信號走線(xiàn)時(shí)，應避免數字、模擬信號交叉走線(xiàn)，如必須交叉，盡可能直角交叉。盡量采用多層布線(xiàn)，相鄰層的走線(xiàn)盡量正交。

結束語(yǔ)

　　利用DSP強大的運算處理能力，將其與AD7846、PGA205結合在一起(其中AD7846由AD1580提供1.25V的參考電壓)，從而實(shí)時(shí)地產(chǎn)生高精度的波形。實(shí)現了較高的精度和較好的實(shí)時(shí)性。

參考文獻
1 D.E.約翰遜, J.L.希爾伯恩. 有源濾波器的快速實(shí)用設計
2 'TMS320C54x DSP Reference Set', CPU and Peripherals, Volume 1, 2001
3 'TMS320C54x DSP Reference Set',Enhanced Peripherals, Volume 5, 1999
4 AD7846 16-Bit Voltage output DAC Datasheet. Analog Devices Inc
5 Burr-Brown Ix Data Bood-liner Products.1995