高性能CMOS采樣保持電路的設計

　　采樣／保持電路是模數轉換器的重要組成部分，它的性能決定著(zhù)整個(gè)A／D轉換器的性能。隨著(zhù)科學(xué)技術(shù)的發(fā)展，系統對A／D轉換器的速度和精度要求越來(lái)越高，因此，設計一個(gè)高性能的采樣／保持電路就顯得尤為重要。

　　一般的采樣保持電路都是采用開(kāi)關(guān)電容電路來(lái)實(shí)現的。由于MOS開(kāi)關(guān)固有的電荷注入與時(shí)鐘饋通效應，采樣／保持電路一般難以得到理想的情況。盡管已經(jīng)提出了許多技術(shù)和電路結構［1］但是電荷注人和時(shí)鐘饋通效應所導致的非線(xiàn)性對電路性能的影響還是很大。

　　采樣／保持電路的另外一個(gè)設計難點(diǎn)在于運算放大器的設計。采樣／保持電路的精度決定于放大器的增益，高增益的運算放大器能夠保證采樣／保持電路達到很高的采樣精度。而采樣保持電路的速度則決定于運算放大器的帶寬，高帶寬的運算放大器能夠保證采樣／保持電路在很短的時(shí)間內達到所需的采樣精度。而運算放大器的增益和帶寬又是一種相互制約的關(guān)系。 本文介紹的采樣／保持電路采用全差分結構，并通過(guò)底板采樣技術(shù)有效的抑制電荷注入和時(shí)鐘饋通效應 它采用高性能的增益自舉運算放大器來(lái)減小由于有限增益和不完全建立帶來(lái)的誤差。該采樣／保持電路在3．3V的電源電壓下可實(shí)

　　1 增益自舉運算放大器的設計

　　實(shí)際上，兩級運算放大器可能有較大的增益，但是帶寬卻很小，這樣就很容易導致較慢的反應速度。所以本文采用折疊式共源共柵增益自舉運算放大器。這種放大器既有較大的增益，又能滿(mǎn)足速度要求，同時(shí)，折疊式共源共柵電路還可以接成跟隨器的形式。由于該電路不需要外接復雜的共模反饋電路(CMFB)，因而可以降低功耗，并免去外加共模反饋電路對整個(gè)運算放大器速度的影響。圖1所示是增益自舉運算放大器的電路結構。

　　擺率Slew Rate(SR)是每個(gè)時(shí)鐘周期所允許的擾動(dòng)時(shí)間。通常，采樣保持電路中對運算放大器的建立時(shí)間要求大約為時(shí)鐘周期的1／8，即要求運算放大器的輸出能夠驅動(dòng)0．3 Vpp(Vpp為信號滿(mǎn)擺幅的一半)，因此，建立時(shí)間可以由以下公式估算，其中Ts是建立時(shí)間，fs是采樣頻率：

　　對于單位增益頻fT的估算，首先應計算出采樣／保持電路分別在采樣和保持狀態(tài)下的反饋系數Bt和Bh。假設信號在建立時(shí)間之后的1LSB之內出現，那么，所需精度P在N=10的時(shí)候為：

　　由采樣保持電路可知Bt≈1，Bh≈0．8。由此 可以得出：

　　此時(shí)若運算放大器的直流增益為A0，那么， 線(xiàn)性建立誤差系數為：

　　因為E必須小于1／2LSB，所以有：

　　開(kāi)關(guān)電容電路中一般的相位裕度要求為60到75度之間。而電路設計中希望盡量做到線(xiàn)性建立，所以一般要求具有較大的相位裕度。但是，考慮到相位裕度與增益的矛盾，在折中考慮的情況下，本設計選擇的相位裕度為70度左右。

　　運算放大器的總增益同時(shí)得益于的增益提升放大器的應用。由于增益提升放大器會(huì )帶入額外的電容和極點(diǎn)，所以要求增益提升放大器的單位增益帶寬應盡量做大，這樣才能把它對整個(gè)放大器頻率特性的影響降到最小。因此，這里選擇一般的反向器作為增益提升電路。事實(shí)上，該提升電路結構也比較簡(jiǎn)單，它即可以滿(mǎn)足電路對增益的要求，又可以達到滿(mǎn)意的單位增益帶寬。因而對整個(gè)電路的頻率性能不會(huì )產(chǎn)生很大的影響。

　　本設計讓晶體管NM4和NM5工作在線(xiàn)性區，這相當于一個(gè)壓控電阻的作用。晶體管的柵極連到運算放大器的輸出端。由于VOUTCM對V4比較敏感，而且隨著(zhù)V4的增加，NM5和NM6的電流也將隨之增加，從而將導致共模電平的下降。而通過(guò)晶體管NM4和NM5則可糾正這個(gè)誤差。這就相當于在運算放大器的輸出端施加一個(gè)穩定的共模電平。

　　2 采樣開(kāi)關(guān)的設計

　　AD轉換器和采樣／保持電路中通常都會(huì )用到很多的開(kāi)關(guān)。因此，開(kāi)關(guān)的大小、寬長(cháng)比以及所影響到的電荷注入效應和時(shí)鐘饋通效應等都會(huì )直接影響到整個(gè)電路的性能。 開(kāi)關(guān)的導通電阻是衡量一個(gè)開(kāi)關(guān)特性好壞的重要指標。由MOS管的工作原理可知，其導通電阻RON是VGS的函數。對于一般的單個(gè)MOS管作為開(kāi)關(guān)的情況，其實(shí)際的導通電阻可以通過(guò)以下等式得出：


由上式可以看出：開(kāi)關(guān)的導通電阻與輸入信號Vgs是非線(xiàn)性關(guān)系。這一特性將在輸出信號中引入諧波失真，從而極大地影響到采樣電路的動(dòng)態(tài)特性。本文采用的對稱(chēng)CMOS開(kāi)關(guān)由一個(gè)PMOS和NMOS晶體管組成。其電路如圖2所示。設計時(shí)，可將NMOS的柵極接高電位VDD，PMOS的柵極接低電位(零)，此時(shí)開(kāi)關(guān)處于導通狀態(tài)。在對稱(chēng)CMOS開(kāi)關(guān)中，PMOS管和NMOS管的導電因子Kp和Kn是相同的。假設導通電阻的非線(xiàn)性特性可由下式來(lái)描述：

　　那么，從上式可以得出：

　　式中，I是通過(guò)開(kāi)關(guān)的電流。假設一個(gè)正弦波加在開(kāi)關(guān)的兩邊，則開(kāi)關(guān)上的電壓為：

　　開(kāi)關(guān)的三階效應會(huì )使電路的SFDR下降。由上式可知，三階效應是由最后一項產(chǎn)生的。R2為零即可消去這一項。而優(yōu)化對稱(chēng)CMOS晶體管的寬、長(cháng)參數可以使R2為零，從而使對稱(chēng)開(kāi)關(guān)的導通電阻基本恒定且與輸入信號無(wú)關(guān)。在本設計工藝條件下，通過(guò)對開(kāi)關(guān)的仿真可知，當PMOS管的寬長(cháng)比是NMOS管寬長(cháng)比的8倍時(shí)，開(kāi)關(guān)的導通電阻較小且與輸入信號基本無(wú)關(guān)。

　　3 采樣保持電路設計

　　采用全差分采樣／保持電路的電路結構如圖3所示。它主要包括采樣／保持放大器和一些開(kāi)關(guān)電路。該電路結構采用輸出端直接反饋到輸入端的方式，它不需要外加共模反饋電路。這樣可以減小電路復雜程度，有效地降低功耗，并可獲得更高的速度。

　　為了獲得更好的性能，此電路采用了底板采樣技術(shù)。傳統的采樣保持／電路采用的是電容上極板采樣。這種結構的采

　　4 性能仿真

　　筆者在Cadence仿真環(huán)境下，采用Charter公司0．35μm標準CMOS工藝庫對電路進(jìn)行了仿真。圖4給出了增益自舉運算放大器在交流掃描下的增益和相位曲線(xiàn)?？梢钥闯?，該運算放大器的增益可以達到79dB，當負載電容為10 pF時(shí)，相位裕度為72，建立時(shí)間為3．9 ns?？梢?jiàn)，能很好的滿(mǎn)足采樣保持／電路對運算放大器的要求。

　　該采樣／保持電路的電源電壓為3．3 V，采樣頻率為60 MHz。圖5是該采樣／保持電路的瞬態(tài)特性曲線(xiàn)圖。實(shí)際上，對該電路的輸出波形進(jìn)行離散傅立葉變換可得到低于－75 dB的信噪比?？梢?jiàn)該采樣／保持電路具有很高的轉換精度。

　　5 結束語(yǔ)

　　本文介紹了一個(gè)高性能采樣／保持電路的設計方法。該電路采用全差分結構來(lái)減小時(shí)鐘饋通效應和電荷注入效應所帶來(lái)的誤差。開(kāi)關(guān)部分使用優(yōu)化的對稱(chēng)CMOS開(kāi)關(guān)來(lái)降低其導通電阻。運算放大器則使用折疊式增益自舉電路，以便在獲得較高增益的同時(shí)，得到較快的建立時(shí)間。版圖設計采用噪聲分析法來(lái)選擇合適的采樣電容，以提升整體電路的信噪比。仿真證明：該電路在3．3V電源下，其采樣頻率為60 MHz，并可達到10位以上的采樣精度，而電路的功耗僅1 2 mW。完全可以適用高速高精度流水線(xiàn)型A／D轉換器的需要。