∑-△ADC的降采樣濾波器的設計與實(shí)現
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本設計中，k=4，c=1 617．19，f=166 kHz時(shí)Magnitude=0．999 947，滿(mǎn)足ENOB為14 bit的要求，并為后面的設計留下16 kHz的冗余空間。
3．3 FIR半帶濾波器
FIR型半帶濾波器是一種特別適合實(shí)現D=2倍降采樣的線(xiàn)性相位濾波器，其硬件結構非常簡(jiǎn)單，因此在降采樣系統中的最后一級一般都采用半帶濾波器。
根據∑一△ADC的技術(shù)指標，可以得到三級半帶濾波器的設計參數，如表1所示。本文引用地址：http://dyxdggzs.com/article/188975.htm
通帶設為O~180 kHz，是為了保證0~150 kHz帶寬內均能滿(mǎn)足指標要求。通帶紋波取0．000 005(0．000 043 dB)，是為了滿(mǎn)足設計的有效位數為14 bit，并且考慮到尾數舍入等非理想因素的存在。
根據表1，調用Matlab 7．O中的工具箱組件filter design，得到三級半帶濾波器的系數。表2分別列出了三級半帶濾波器的階數(延時(shí)單元)。
3．4 系統仿真與驗證
實(shí)現∑-△ADC的整體結構如圖3所示，抽取濾波器由Sharpened CIC濾波器、ISOP濾波器和三級半帶濾波器組成。Sharpened CIC實(shí)現16倍抽取，三級半帶濾波器實(shí)現8倍抽取。
圖4為150 kHz輸入信號(一2．5 dBFS)仿真輸出數據的FFT圖。表3、4、5分別為SINAD、SFDR和THD的仿真數據。
4 降采樣濾波器的ASIC設計
4．1 電路設計
本設計用Verilog硬件描述語(yǔ)言描述電路，采用Synopsys的Design Compiler進(jìn)行綜合。
4．1．1 濾波器系數優(yōu)化
本設計采用CSD碼(canonical signed-digit)來(lái)表示量化后的系數。和二進(jìn)制代碼相比CSD碼采用0、l和一1來(lái)表示一個(gè)數，具有非零位的個(gè)數最少、每一個(gè)非零位的相鄰位必為零的特點(diǎn)。
4．1．2 乘法器設計
本設計中乘法器單元的上限定為16×16，本文采用了Synopsys提供的DesignWare庫中的16×16乘法器單元，該單元的設計和綜合都比較成熟，通過(guò)Design Compiler綜合后面積和速度的優(yōu)化都比較理想。對于位數高于16 x 16的乘法器，本文以16×16乘法器單元先進(jìn)行低位乘法運算，再進(jìn)行高位乘法運算，最后再將高低位結果移位相加得到最終的乘法結果。
4．1．3 各級間輸入輸出位數的確定
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