充滿(mǎn)信心地設計軍用SDR產(chǎn)品
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在小外形、輕型、電池供電SDR以及使用SRW和傳統信號的專(zhuān)業(yè)無(wú)線(xiàn)電設備中，Cyclone III等FPGA器件經(jīng)過(guò)優(yōu)化，能夠解決各種SWaP設計難題。
● 苛刻的體積和重量限制：對于設備體積小于10in3的最小型應用，該器件在單個(gè)芯片中有足夠的資源來(lái)處理SRW-CC(士兵無(wú)線(xiàn)電信號，戰斗通信機模式)等高級信號。豐富的信號處理模塊和充足的分布式存儲器滿(mǎn)足了外部大功率存儲器元件對功耗的要求。還可以提供器件管芯，以便進(jìn)行高級微封裝。
● 功耗直接影響了任務(wù)執行時(shí)間：Cyclone III能夠以小于1W的功率實(shí)現全部的信號處理功能，任務(wù)執行速度是目前PLD方案的4倍。
● 數字信號處理對功耗預算的影響最大：隨著(zhù)信號復雜度的提升，大部分功能都可以在Cyclone III FPGA中優(yōu)化實(shí)現，從數字電子功耗預算中去掉DSP器件的功耗。
● 采用數字邏輯的折中考慮：Cyclone III等低功耗PLD在每瓦每秒百萬(wàn)指令(MIPS)指標上已經(jīng)超過(guò)了DSP，可以實(shí)現效率更高、功耗更低的數字方案。
● 對靜態(tài)和動(dòng)態(tài)功耗的折中考慮：可以通過(guò)使用低靜態(tài)功耗的Cyclone III來(lái)降低待機功耗，靜態(tài)功耗低于其他90nm和65nm FPGA的1/10。
● 折中考慮電壓和頻率調整，以節省功耗：通過(guò)將Cyclone III的功能區劃分為多個(gè)PLD時(shí)鐘域，可以調整頻率來(lái)節省功耗。采用電壓調整(Stratix III FPGA提供1.1V和0.9V工作模式)和器件關(guān)斷方法能夠有效降低待機工作時(shí)的靜態(tài)泄漏。
● 軟件和硬件劃分，以節省功耗：效率最高的SWaP使用系統和器件效能工具來(lái)優(yōu)化系統應用、工作模式、智能軟件控制，以及GPP、PLD、DSP和ASIC方案之間設計人員的功能劃分等。為了進(jìn)一步節省功耗，可以采用軟件控制，在器件之間進(jìn)行智能系統劃分，關(guān)斷待機時(shí)不重要的部分。
SDR設計流程和工具
要保持在SWaP上的設計信心，設計人員應采用能夠簡(jiǎn)化并加速系統設計流程的方法和工具，集成最新開(kāi)發(fā)和能夠重復使用的知識產(chǎn)權(IP)，以及FPGA和第三方供應商的IP。
軟件編程重新配置(SPR)是支持各種可編程器件(相對于一種器件系列)在SDR頻譜范圍內應用的設計方法。SPR方法可利用Altera的SOPC Builder IP集成工具和Avalon流接口(Quartus工具包的組成部分)，簡(jiǎn)化了數據包、DSP、圖像和雷達處理等多種應用領(lǐng)域的系統設計。
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