基于GB3442-82的集成運放參數測試儀設計

1 引言
集成運放以其價(jià)格低廉、性能優(yōu)越等特點(diǎn)在個(gè)人數據助理、通信、汽車(chē)電子、音響產(chǎn)品、儀器儀表、傳感器等領(lǐng)域得到廣泛應用。隨著(zhù)數字技術(shù)的不斷進(jìn)步和集成電路市場(chǎng)的發(fā)展．兼有模擬和數字集成電路的SOC或混合集成電路將越來(lái)越受重視。與此同時(shí)，集成運放參數的測定也將對研發(fā)人員和技術(shù)儀器提出更高的要求，傳統的運放測試儀校準方案已不能滿(mǎn)足市場(chǎng)特別是國防軍工的要求．運放測試儀的校準面臨嚴峻挑戰。因此，提高運放測試儀的測試精度，保證運放器件的準確性是目前應解決的關(guān)鍵問(wèn)題。

2 系統方案論證
2．1 信號發(fā)生器方案論證
考慮到單片函數發(fā)生器的外接電阻電容對參數影響很大，因而產(chǎn)生的頻率穩定度較差、精度低、抗干擾能力低，且不易控制；而采用數字鎖相環(huán)頻率合成技術(shù)，由于鎖相環(huán)本身是一個(gè)惰性環(huán)節，鎖定時(shí)間長(cháng)，所以頻率轉換時(shí)間也會(huì )增加，同時(shí)頻率受VCO可變頻率范圍的影響，頻帶不能做得很寬。這里采用直接數字頻率合成技術(shù)(Direct Digital Frequency Synthesis，簡(jiǎn)稱(chēng)DDFS或DDS)。DDS以Nyquist時(shí)域采樣定理為基礎，在時(shí)域中進(jìn)行頻率合成，圖1為其基本原理框圖。DDS基于相位累加合成技術(shù)，在數字域中實(shí)現頻率合成，可輸出高精度的頻率信號，頻率范圍大、精度高、控制性能好且易實(shí)現。DDS專(zhuān)用集成器件基于DDS原理，具有轉換速度快、分辨率高、頻帶寬等特點(diǎn)，可輸出穩定的高頻信號，但不適合產(chǎn)生低頻信號。因此系統中5Hz低頻信號由FPGA內部的DDS提供。

2．2 測量控制電路方案論證
為在同一電路中實(shí)現不同參數的分步測量及自動(dòng)量程轉換，需設計通斷控制電路。因此，這里采用模擬開(kāi)關(guān)。因存在導通電阻，在選通時(shí)該電阻加于電路，會(huì )帶來(lái)測量誤差；繼電器導通電阻較小，但相對于模擬開(kāi)關(guān)規模大、電路分布參數，容易引起閉環(huán)測試電路的寄生振蕩；考慮到精度，系統選用繼電器控制不同參數測試電路的自動(dòng)轉換，通過(guò)添加補償電容來(lái)避免振蕩，為避免輸出波形失真，系統還采用三極管共發(fā)射極電路對繼電器進(jìn)行控制。2．3幅值檢測方案論證方案1：數字方法。由A／D轉換器采樣后將數據送入FPGA進(jìn)行峰值檢測或有效值檢測，該方式可提高精度和穩定度，且避免了模擬器件不穩定或漂移等因素的影響，但受 A／D轉換器采樣速率的限制，所處理的信號頻率達不到很高。方案2：模擬方法。包括峰值檢波和有效值檢波。前者通過(guò)控制電容充放電速度實(shí)現，后者基于交流信號有效值定義式，采用模擬電路實(shí)現，典型有效值檢測器件如AD637。系統在測量AVD、KCMR時(shí)，輸出信號的交流分量頻率為5 Hz，故采用方案1；測量增益帶寬積BWG時(shí)，輸出頻率范圍為40 kHz～4 MHz，故采用方案2。
根據以上方案論證，系統總體框圖如罔2所示。系統主要由信號發(fā)生、參數測試、測試電路控制和人機交互等模塊組成，單片機和FPGA共同控制模塊。5 Hz信號由FPGA內部DDS產(chǎn)生，掃頻信號由AD9851產(chǎn)生；測量電路的輸出結果經(jīng)后級濾波、放大處理后由A／D轉換器采樣送至FPGA進(jìn)行運算；單片機和FPGA通過(guò)繼電器選擇以測量電路和測量量程；FPGA提供鍵盤(pán)和顯示器以實(shí)現人機交互；測量結果存儲在RAM中，并能通過(guò)微型打印機打印出來(lái)。

3 理論分析與主要電路設計
3．1 信號源的實(shí)現
5 Hz信號產(chǎn)生的參考頻率為fCLK=1 MHz，相位累加器的位數是32，頻率控制字為21 475，其輸出頻率則為(106／232)×21475≈5．000 038 1 Hz，而相對誤差的絕對值為(5．000 038 1-5)／5×100％≈0．000 762％。5 Hz信號對D／A轉換速率要求不高，為提高精度，系統選用12位D／A轉換器件MX7541。