基于VHDL的多功能可變模計數器設計
加入技術(shù)交流群
隨著(zhù)電子技術(shù)、計算機技術(shù)和EDA技術(shù)的不斷發(fā)展，利用FPGA／CPLD進(jìn)行數字系統的開(kāi)發(fā)已被廣泛應用于通信、航天、醫療電子、工業(yè)控制等領(lǐng)域。與傳統電路設計方法相比，FPGA／CPLD具有功能強大，開(kāi)發(fā)周期短，投資少，便于追蹤市場(chǎng)變化及時(shí)修改產(chǎn)品設計，以及開(kāi)發(fā)工具智能化等特點(diǎn)。近年來(lái)，FPGA／CPLD發(fā)展迅速，隨著(zhù)集成電路制造工藝的不斷進(jìn)步，高性?xún)r(jià)比的FPGA／CPLD器件推陳出新，使FPGA／CPLD成為當今硬件設計的重要途徑。在FPGA／CPLD的應用設計開(kāi)發(fā)中，VHDL語(yǔ)言作為一種主流的硬件描述語(yǔ)言，具有很強的電路描述和建模能力，能從多個(gè)層次對數字系統進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設計任務(wù)，提高了設計效率和可靠性，并在語(yǔ)言易讀性和層次化、結構化設計方面。表現出了強大的生命力和應用潛力。
QuartusⅡ是Altera公司在21世紀初推出的FPGA／CPLD集成開(kāi)發(fā)環(huán)境，是Altera公司前一代FPGA／CPLD集成開(kāi)發(fā)環(huán)境Max+PlusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷，功能強大，為設計者提供了一種與結構無(wú)關(guān)的設計環(huán)境，使設計者能方便地進(jìn)行設計輸入、快速處理和器件編程。
計數器是數字系統中使用最多的時(shí)序電路之一，不僅能用于對時(shí)鐘脈沖計數，還可以用于分頻、定時(shí)、產(chǎn)生節拍脈沖和脈沖序列以及進(jìn)行數字運算等?？勺?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/模">模計數器由于計數容量可以根據需要進(jìn)行變化，為其廣泛使用創(chuàng )造了便利。這里在QuartusⅡ開(kāi)發(fā)環(huán)境下，用VHDL語(yǔ)言設計了一種具有清零、置數、使能控制、可逆計數和可變模功能的計數器。
1 基本可變模計數器設計
可變模計數器是指計數／模值可根據需要進(jìn)行變化的計數器。電路符號圖1所示，clk為時(shí)鐘脈沖輸入端，clr為清零端，m為模值輸入端，q為計數輸出端。
基本可變模計數器的VHDL代碼如下所示：
說(shuō)明：上述代碼設計采用了常用的if語(yǔ)句結構，即“if條件句then順序語(yǔ)句elsif條件句then順序語(yǔ)句else順序語(yǔ)句end if”結構，實(shí)現模值小于99的可變模計數。
從上述的代碼可以看出，基本的可變模計數器的功能單一。仿真驗證則表明在進(jìn)行模值變換時(shí)，基本的可變模計數器存在一些功能上的缺陷：計數器若是由較小的模值變化為較大的模值時(shí)，能正常的進(jìn)行變模計數；但當其由較大的模值變化為較小的模值，則可能出現計數失控，如圖2所示，圖中顯示了當模值由12變換為7時(shí)，即發(fā)生了計數失控。失控的原因是大于當模值由12變換為7時(shí)，計數輸出為q為11，大于當前模值7的計數最大值6，由此產(chǎn)生了計數失控。
2 改進(jìn)的多功能可變模計數器
為了克服上述基本可變模計數器的缺陷，并增加更多的控制功能，在此設計了一種改進(jìn)的多功能可變模計數器，具有清零、置數、使能控制、可逆計數和可變模功能。其電路符號如圖3所示，clk為時(shí)鐘脈沖輸入端，m為模值輸入端，clr為清零控制端，s為置數控制端，d為置數輸入端，en為使能控制端，updn為計數方向控制端，q為計數輸出端，co為進(jìn)位輸出端。
評論