頻率合成器的設計

在工程實(shí)踐中，可采用相位累加器來(lái)實(shí)現上述的相位累加過(guò)程。相位累加器結構，如圖6所示，它用N位數字全加器和Ⅳ位數字寄存器構成，K為輸入參數，用以改變每次累加的相位增量。

相位累加器的工作過(guò)程為：每當一個(gè)采樣時(shí)鐘脈沖到來(lái)時(shí)，加法器就將輸入參數K與寄存器輸出的數據相加，相加后的結果再送至寄存器。當相位累加器累積滿(mǎn)量時(shí)，就會(huì )產(chǎn)生一次溢出，從而完成一個(gè)周期性的累加動(dòng)作。由相位累加器的值所構成的相位序列可表示為

在相位累加器中，如果采用N位字長(cháng)的數字寄存器來(lái)存儲正弦波形一個(gè)周期內的抽樣后的離散相位，這實(shí)際上是對[0，2π]的相位區間進(jìn)行N位字長(cháng)的線(xiàn)性量化，其等效結果是使輸入參數K和相位增量K0之間建立了一個(gè)一一映射的關(guān)系

累加器的累加周期即是DDS合成信號的一個(gè)頻率周期，其值為2N／K個(gè)時(shí)鐘周期。因此合成信號的頻率為

這就是DDS輸出信號的頻率關(guān)系表達式，在一定的時(shí)鐘頻率之下，K決定了合成信號的頻率，故K被稱(chēng)為頻率控制字。
從以上分析不難看出，K也決定了每次累加的相位增量。例如，K=1，其采樣相位增量K=2，則K越大，每個(gè)時(shí)鐘周期抽樣跨越的相位越大，相位累加器的溢出所需時(shí)鐘脈沖的個(gè)數越少，也即DDS合成信號的頻率越高。由此可見(jiàn)，在一定頻率的時(shí)鐘信號作用下，改變每次累加的相位增量，即能改變DDS信號頻率。
在得到頻率為f0的余弦信號量化的數字的相位序列ψ(n)之后，接著(zhù)需要實(shí)現的是數字相位序列到幅度序列f(n)的轉化。根據式(4)和式(5)，相位序列ψ(n)和幅度序列f(n)之間有著(zhù)確定的對應關(guān)系。如果將這對應關(guān)系固化在一個(gè)只讀存儲器(ROM)中，并且以ψ(n)作為只讀存儲器的存儲單元的地址，而量化后的正弦波形幅度序列f(n)是存儲單元的內容。那么，當以相位累加器輸出的相位序列ψ(n)對只讀存儲器尋址時(shí)，存儲器的輸出即為幅度序列f(n)。由f(n)即可構造fs(t)，進(jìn)而得到f(t)實(shí)現DDS。
這里需要說(shuō)明的是，在實(shí)際工程中，單位沖激函數是很難實(shí)現的，實(shí)際抽樣往往采用脈沖串函數，其表達式如下

由此可得抽樣函數為

與式(3)相比，式(12)多一個(gè)幅度加權項但仍包含f(t)的全部信息，經(jīng)過(guò)理想低通濾波器仍能恢復原始信號f(t)，只是幅度有所變化。于是，在物理實(shí)現f(n)的基礎上，使之通過(guò)一個(gè)數模轉換器(DAC)，便可構造一個(gè)如式(11)所表示的抽樣函數fs(t)。再通過(guò)低通濾波器濾除高頻分量便可得到余弦波形，即實(shí)現了DDS。

4 結束語(yǔ)
從上述分析可以看出，使用DDS方法設計的頻率合成器具有硬件簡(jiǎn)單、輸出頻率穩定度高等特點(diǎn)。隨著(zhù)半導體技術(shù)的發(fā)展，基于上述DDS理論的軟件頻率合成會(huì )越來(lái)越多的出現在現代接收設備的設計中。