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一種高性?xún)r(jià)比等精度數字頻率計方案設計
作者：
時(shí)間：2010-02-03
來(lái)源：網(wǎng)絡(luò )
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正是基于單片機這種電路結構，根據等精度原理，提出圖4所示的系統框圖。單片機加CPLD結構，利用單片機內部定時(shí)器定時(shí)，外部CPLD實(shí)現等精度測量邏輯電路和計數功能?；鶞蕰r(shí)鐘fb由單片機晶振提供，頻率為單片機時(shí)鐘晶振12分頻后所得機器時(shí)鐘。預置閘門(mén)由單片機引腳P1.0輸出控制，計數器清零和復位由單片機引腳P1.1輸出控制，單片機引腳P3.2是內部定時(shí)器使能開(kāi)關(guān)控制引腳。
2.2單片機與CPLD接口設計
圖5所示為一種基于總線(xiàn)的接口方案，采用三總線(xiàn)(數據、控制、地址)結構，用于實(shí)現單片機與CPLD之間的數據傳輸。
單片機P0口為雙向數據總線(xiàn)，與CPLD的通用IO口連接，完成數據和低8位地址傳送?？刂瓶偩€(xiàn)包括單片機讀寫(xiě)控制總線(xiàn)RD和WR，以及地址鎖存信號ALE(Address Lock Enable)。地址總線(xiàn)A15(P2.7)通過(guò)CPLD的全局輸入信號引腳輸入。
2.3 CPLD電路
CPLD內部電路原理框圖如圖6所示。當預置閘門(mén)GATE輸入高電平時(shí)，由于DFF觸發(fā)器為邊沿觸發(fā)器，在上升沿時(shí)才將數據輸出，所以Q輸出端并不立即置1，只有當外部信號上升沿到來(lái)時(shí)，Q才為1，使能計數器和定時(shí)器。這樣保證了計數器和定時(shí)器在被測信號的上升沿到來(lái)時(shí)同時(shí)有效。當預置閘門(mén)GATE=0關(guān)閉時(shí)，兩計數器的允許信號同樣在被測信號的上升沿到來(lái)時(shí)同時(shí)關(guān)閉。由于基準信號的定時(shí)器與被測信號嚴格同步，所以理論上最大誤差只有基頻的一個(gè)周期。CPLD內計數器為32位，在預置時(shí)間內，只要計數器不溢出，即可準確測量被測信號個(gè)數。
3方案實(shí)現
3.1電路原理
電路原理如圖7所示。圖中給出了單片機(STC89C52RC)與CPLD(ATF1504AS)的具體接口電路，LCD1602接口電路，帶ISP下載接口的CPLD電路，被測信號從J1直接輸入給CPLD I／O引腳。這里沒(méi)有給出信號前置調理與波形整形電路。
3.2 CPLD電路設計
CPLD開(kāi)發(fā)選擇Altera公司的EDA軟件QuartusII和目標器件EPM7064SLC44=10，需要完成電路設計輸入、編譯、仿真、引腳綁定(引腳分配請參考電路圖)，并編譯得到最終配置文件*．pof。然后再使用Atmel公司提供的轉換工具POF2JED軟件將前面得到的*．pof文件轉換成*．jed文件，再用AtmelISP軟件將*．jed文件下載到CPLD器件ATF1504即可。
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