在PCB級采用時(shí)間交替超高速模數轉換器

29=512步幅

280mV/512=546.88μV

此微調允許比上述要求大0.2%的增益匹配。

相鄰通道間的偏移失配將產(chǎn)生誤差電壓，導致Fs/2處發(fā)生偏移雜散信號。由于偏移雜散信號位于尼奎斯特頻帶邊沿，雙通道系統的設計人員通?？梢該擞媱澫到y頻率，并著(zhù)力于增益和相位匹配。

但是，假設需要的偏移匹配也是1/2LSB，ADC083000的輸入偏移可以使用9位分辨率從標稱(chēng)零偏移線(xiàn)性且單調的調整為45mV偏移。因此，每個(gè)編碼步幅提供0.176mV偏移，9位分辨率實(shí)現1/2LSB精確度。

數字輸出的同步化

從兩個(gè)模數轉換器輸出的數據流同步化對于實(shí)現優(yōu)異采樣速度和帶寬組合至關(guān)重要。也就是說(shuō)，如果各轉換器間未實(shí)現輸出同步，就無(wú)法采集有意義的數據。千兆采樣率模數轉換器可多路分離輸出數據，以降低數字輸出數據傳輸率。用戶(hù)可以選擇使數據傳輸率分離為1/2或1/4，這取決于采用的FPGA技術(shù)的處理能力。

輸出采集時(shí)鐘(DCLK)也被分離，可在SDR或DDR模式中配置。但是，多路分離帶來(lái)新的考量問(wèn)題，因為現在增加了輸入采樣時(shí)鐘和各模數轉換器DCLK輸出之間的協(xié)調不確定性。為了克服這個(gè)問(wèn)題，ADC083000可以精確復位采樣時(shí)鐘輸入與DCLK輸出的關(guān)系，這由用戶(hù)提供的DCLK_RST脈沖確定。這允許一個(gè)系統中采用多個(gè)模數轉換器，使其DCLK（和數據）輸出在與采樣共享輸入時(shí)鐘相同的時(shí)間點(diǎn)躍遷，從而實(shí)現多個(gè)模數轉換器之間的同步。

數字交替方法

模擬校準是實(shí)現高動(dòng)態(tài)范圍、高整體集成解決方案的行之有效的方法，其集成的時(shí)鐘相位、增益和偏移調整功能可提供高精確度。

模擬校準的可行替代方法是用于交替數據的數字校正算法。此方法尋求在數字域校正數據轉換器失配，而不需要任何模擬偏移、增益或相位校正。理論上，這些算法可獨立工作，不需要實(shí)現校準或了解輸入信號。此外，數字偏移、增益和相位校正因素的匯合時(shí)間也是關(guān)鍵系統指標。

SP Devices公司開(kāi)發(fā)的算法經(jīng)過(guò)驗證是符合這些條件的一種數字后處理方法。SP Devices的ADX技術(shù)持續提供模數轉換器的增益、偏移和時(shí)間偏差誤差的后臺估計值，而不需要任何特殊校準信號或后期微調。此算法對于校正靜態(tài)和動(dòng)態(tài)失配誤差很有效。

ADX技術(shù)估計誤差，并使用抑制的全部失配誤差重新構建信號。IP-core的誤差校正算法對于任何輸入信號類(lèi)型均有效。該數字信號處理的結果超出ADX核心的時(shí)間交替頻譜，并消除了與失配相關(guān)的明顯交替失真雜散信號。

配備兩個(gè)ADC0830003GSPS、8位模數轉換器的美國國家半導體參考板展示了SP Devices的算法。數據轉換器使用板上FPGA中內嵌的ADX技術(shù)實(shí)現交替。圖3為7GSPS數字化卡的框圖。

圖3：含LMX2531和LMH6554的ADQ108系統框圖。

圖4是SPDevicesADQ108數據采集卡的輸出頻譜性能圖。值得注意的是雜散峰值部分是由于諧波失真所致，交替雜散信號已大幅減少。關(guān)于數據采集卡的其他詳細信息，請參見(jiàn)：http://spdevices.com/index.php/adq108。

圖4：采用ADX技術(shù)的模數轉換器組合頻譜。