基于SOPC技術(shù)的軟件無(wú)線(xiàn)電系統研究

該系統的功能實(shí)現如下：由Nios II處理器1完成原來(lái)由ASIC完成的數字上、下變頻處理，可通過(guò)調用直接數字合成器DDS(Direct Digital Synthesizer)IP模塊來(lái)實(shí)現；Nios II處理器2主要完成調制/解調工作；Nios II處理器4主要完成編碼/解碼工作；Nios II處理器3用來(lái)替代原系統中的GPP完成系統參數的動(dòng)態(tài)配置、人機交互界面、電臺管理和控制以及系統中Flash配置內容的在線(xiàn)更新工作。其中，Nios II處理器1、2、4都采用Nios II/f高速型32位內核; Nios II處理器3采用Nios II/s標準內核。此外，利用PCI IP核在FPGA中增加了32 bit的PCI Slave總線(xiàn)接口，省去傳統方案中所需的1塊專(zhuān)用PCI接口芯片；加入了以太網(wǎng)IP核，配合外部以太網(wǎng)PHY接口芯片為系統擴展了以太網(wǎng)接口，以便支持設備通過(guò)網(wǎng)絡(luò )遠程對系統進(jìn)行配置和管理；增加了SDRAM控制器，為系統外擴了SDRAM存儲器，進(jìn)一步增強了系統的數據處理能力。
3 系統的軟硬件實(shí)現
下面就高速數字信號處理部分的硬件選型以及SOPC技術(shù)的開(kāi)發(fā)流程、開(kāi)發(fā)工具和編程技術(shù)作簡(jiǎn)要介紹。
3.1 高速ADC和DAC設計
軟件無(wú)線(xiàn)電要求ADC、DAC盡可能地靠近天線(xiàn)，這需要ADC具有很高的采樣率、采樣精度和動(dòng)態(tài)范圍等特征。本系統的ADC采用BB公司的ADS5520，它具有12位的分辨率，125 MS/s的采樣速率；在100 M信號輸入情況下，信噪比(SNR)高達69.7 dBFS，無(wú)寄生動(dòng)態(tài)范圍(SFDR)高達82 dBC；芯片既支持3.3 V的單電壓供電，也支持2.3 V的差分輸入電壓；具有串行編程接口，可對內部寄存器進(jìn)行編程，使器件工作在不同的狀態(tài)。
DAC采用BB公司的DAC904芯片，14位的分辨率，165 MS/s的轉換速率；可以3.3 V或5 V單電壓供電。信號輸出端使用截止頻率為120 MHz的低通濾波器，以及雙端到單端變換電路。
3.2 FPGA的設計
本平臺的FPGA器件選用Altera公司的Stratix II FPGA。在Stratix II FPGA中，Altera引入了全新的邏輯單元體系結構――自適應邏輯模塊(ALM)，以及經(jīng)過(guò)改進(jìn)的片內TriMatrix存儲器和數字信號處理(DSP)模塊，進(jìn)一步提高了性能[5]。根據現有的實(shí)驗室條件本系統選用ALTERA公司的Stratix II EP2S60F1020C3型號的FPGA，它的主要特性如表1所示。

考慮到在Stratix II系列器件上，Nios II/f內核僅占用1 800個(gè)邏輯單元卻可以達到超過(guò)200 DMIPS的性能，可以計算出前面設計的4個(gè)Nios II處理器再加上一些外圍接口模塊和用戶(hù)邏輯，總共占用的LE資源不會(huì )超過(guò)40 000。這款FPGA完全滿(mǎn)足系統的需求，剩余的資源可以留為以后系統升級所用。
3.3 SOPC的軟硬件開(kāi)發(fā)技術(shù)
SOPC設計包括以Nios II軟核處理器為核心的嵌入式系統的硬件配置、硬件設計、硬件仿真、IDE環(huán)境的軟件設計、軟件調試等。SOPC系統設計的基本軟件工具包括：(1)Quartus II，用于完成Nios II系統的分析綜合、硬件優(yōu)化、適配、配置文件編程下載以及硬件系統測試等；(2)SOPC Builder，它是Nios II軟核處理器的開(kāi)發(fā)包，用于實(shí)現Nios II系統配置、生成以及與Nios II系統相關(guān)的監控和軟件調試平臺的生成；(3)ModelSim，用于對SOPC Builder生成的Nios II的HDL描述語(yǔ)言程序進(jìn)行系統功能仿真；(4)Matlab/DSP Builder，用于生成Nios II系統的硬件加速器，進(jìn)而為Nios II系統定制新的指令；(5)Nios II IDE，用于完成基于Nios II系統的軟件開(kāi)發(fā)和調試，并可借助其自帶的Flash編程器完成對Flash以及EPCS的編程操作。此外，Nios II IDE還包括1個(gè)指令集成模擬器、MicroC/OS-II實(shí)時(shí)操作系統、文件系統以及小型TCP/IP協(xié)議棧[6]。
SOPC的開(kāi)發(fā)流程通常包括2個(gè)方面：基于Quartus II、SOPC Builder的硬件設計和基于Nios II IDE的軟件設計[7]。三者之間的關(guān)系如圖4所示。

特別值得一提的是，通過(guò)Matlab和DSP Builder或直接使用VHDL等硬件描述語(yǔ)言設計，用戶(hù)可以為Nios嵌入式處理器設計各類(lèi)加速器，并以指令的形式加入Nios的指令系統，從而成為Nios系統的一個(gè)接口設備，與整個(gè)片內嵌入式系統融為一體。用戶(hù)可以根據設計項目按具體要求構建自己的DSP處理器系統，而不必拘于具體的DSP處理器型號。
使用SOPC解決方案帶來(lái)了整個(gè)系統開(kāi)發(fā)平臺的統一，和其他解決方案相比，具有體積小、功耗低、成本低的優(yōu)點(diǎn)。此外，開(kāi)發(fā)環(huán)境的集成統一、IP核的使用等縮短了系統的開(kāi)發(fā)周期?；贔PGA的SOPC技術(shù)具有很高的靈活性和開(kāi)放性，這充分體現了軟件無(wú)線(xiàn)電的優(yōu)勢，是實(shí)現軟件無(wú)線(xiàn)電系統的理想方案。