一種AES密碼算法的硬件實(shí)現

從圖3給出的加密運算功能仿真結果可以看出，加密運算與密鑰擴展過(guò)程是并行進(jìn)行。當“rst”變?yōu)榈碗娖剑?ldquo;ld”變?yōu)楦唠娖綍r(shí)，明文3243f6a8885a308d313198a2e0370734與密鑰2b7el5l628aed2a6abf7158809cf4f3c分別同時(shí)加載到加解密運算模塊與密鑰擴展模塊中；在下一個(gè)時(shí)鐘周期，密鑰擴展模塊生成1輪子密鑰，等待加密輪變換中的密鑰加操作。當完成1次加密過(guò)程后，“done”信號變?yōu)楦唠娖?，同時(shí)輸出密文3925841d02dc09fbdc118597196a0632。從圖3中同時(shí)也可以看出，密鑰擴展模塊總是提前一個(gè)時(shí)鐘周期生成下一輪的子密鑰，這樣可以保證密鑰擴展與加密運算同時(shí)進(jìn)行而不會(huì )發(fā)生錯亂，并且還可提高加密速度，節約資源占用和減少面積。使用DC進(jìn)行綜合和優(yōu)化后，加密運算模塊面積不超過(guò)20 000個(gè)等效門(mén)，其中組合邏輯面積為14 264門(mén)，非組合邏輯面積為3 878門(mén)。
3．2 解密運算的仿真測試
在解密過(guò)程中，完成一次解密操作同樣需要12時(shí)鐘周期。其中，10個(gè)周期用于10個(gè)輪循環(huán)變換，1個(gè)時(shí)鐘周期用于初始密鑰的加載，1個(gè)時(shí)鐘周期用于密文的輸出。在解密過(guò)程中，本文采用在解密之前所生成的10輪子密鑰，因為解密初始需要的子密鑰是密鑰擴展得到的最后一輪子密鑰，而最后一輪需要的子密鑰是密鑰擴展的初始密鑰。如圖4所示。

解密過(guò)程與密鑰擴展過(guò)程不是同步的，當“kld”為高電平時(shí)，從第1個(gè)時(shí)鐘周期開(kāi)始，便將初始密鑰2b7e151628aed2a6abf7158809cf4f-3c輸入到密鑰擴展模塊中，之后經(jīng)過(guò)10個(gè)時(shí)鐘周期生成10輪子密鑰，并存儲到寄存器中。當“ld”為高電平時(shí)，密文3925841d02dc09fbdcll-8597196a0632開(kāi)始加載到解密模塊中，經(jīng)過(guò)10個(gè)時(shí)鐘周期將解密的密文輸出，同時(shí)“done”信號變?yōu)楦唠娖?，表示解密過(guò)程結束，并輸出明文3243f6a8885a308d313198a2e0370734。
對比圖3與圖4仿真測試結果可知，加解密運算的功能正確，即解密運算能夠正確地解出加密運算的密文。解密運算模塊使用DC進(jìn)行綜合和優(yōu)化后面積不超過(guò)25 000個(gè)等效門(mén)。其中組合邏輯面積為10 495門(mén)，非組合邏輯面積為14 142門(mén)。由于密鑰擴展與解密過(guò)程不是同步進(jìn)行，占用了寄存器存儲解密過(guò)程所需的10輪子密鑰，所以非組合邏輯面積比加密運算模塊大。但需要指出，由于加／解密運算模塊部分電路采用復用的方法實(shí)現，所以整個(gè)加／解密運算模塊的實(shí)際總面積比沒(méi)有復用時(shí)減小。

4 結語(yǔ)
根據設計思路和優(yōu)化措施，本文使用Verilog硬件描述語(yǔ)言實(shí)現AES密碼算法，并在ModelSim 6．O工具下進(jìn)行仿真，證明本文設計的正確性。為了更進(jìn)一步做比較，證明本文設計思路的合理性和優(yōu)化措施的有效性，同樣采取未優(yōu)化的設計方案實(shí)現了該算法，通過(guò)在Dc中進(jìn)行綜合、布線(xiàn)，兩相比較，優(yōu)化后的設計比優(yōu)化前節省了22％的邏輯單元，處理速度提高了13％。