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硬件實(shí)現
硬件實(shí)現 文章 進(jìn)入硬件實(shí)現技術(shù)社區
基 2 FFT 算法的模塊化硬件實(shí)現與比較
- 隨著(zhù)快速傅里葉變化(FFT)在信號處理應用領(lǐng)域的廣泛應用，不同場(chǎng)合對硬件實(shí)現的 FFT 算法結構提出了多樣化的要求，針對這種需求在硬件編程設計中將 FFT 分割成模塊化的三部分：數據存儲重排模塊、旋轉因子調用模塊、蝶形運算模塊。通過(guò)時(shí)序調用可組成不同結構的 FFT 處理器，實(shí)現流水結構與遞歸結構兩種方案，分別側重于處理速度與資源占用量?jì)煞矫娴膬?yōu)勢。在FPGA硬件設計中使用 Verilog 語(yǔ)言完成代碼編程，實(shí)現了兩種結構的 512 點(diǎn)基 2 算法的快速傅里葉變換，使用 Modelsim 完成功能仿真。與
- 關(guān)鍵字： FFT 硬件實(shí)現 基 2 算法 模塊化設計 流水線(xiàn)結構 遞歸結構 201902
基于FPGA的脈沖耦合神經(jīng)網(wǎng)絡(luò )的硬件實(shí)現
- 摘要：針對脈沖耦合神經(jīng)網(wǎng)絡(luò )(PCNN)具有神經(jīng)元脈沖同步激發(fā)、適合硬件實(shí)現的特點(diǎn)，提出了一種基于FPGA的PCNN實(shí)時(shí)處理系統。系統設計了時(shí)鐘分頻、串口
- 關(guān)鍵字： 脈沖耦合神經(jīng)網(wǎng)絡(luò ) 硬件實(shí)現 FPGA 圖像處理
基于FPGA的RBF神經(jīng)網(wǎng)絡(luò )的硬件實(shí)現
- 介紹了RBF神經(jīng)網(wǎng)絡(luò )，并采用CORDIC算法實(shí)現了其隱層非線(xiàn)性高斯函數的映射。同時(shí)，為縮減ROM表的存儲空間并提高查表效率，本設計還采用了基于STAM算法的非線(xiàn)性存儲。最后，以Altera公司開(kāi)發(fā)的EDA工具QuarlusⅡ作為編譯、仿真平臺，采用Cyclone系列中的EP1C6Q 240C8器件，實(shí)現了RBF神經(jīng)網(wǎng)絡(luò )在FPGA上的實(shí)現，并以XOR問(wèn)題為算例進(jìn)行硬件仿真，得出仿真結果與理論值一致。
- 關(guān)鍵字： FPGA RBF 神經(jīng)網(wǎng)絡(luò ) 硬件實(shí)現
基于FPGA的FFT算法硬件實(shí)現
- 設計了一種基于FPGA的1024點(diǎn)16位FFT算法，采用了基4蝶形算法和流水線(xiàn)處理方式，提高了系統的處理速度，改善了系統的性能。提出了先進(jìn)行前一級4點(diǎn)蝶形運算，再進(jìn)行本級與旋轉因子復乘運算的結構。合理地利用了硬件資源。對系統劃分的各個(gè)模塊使用Verilog HDL進(jìn)行編碼設計。對整個(gè)系統整合后的代碼進(jìn)行功能驗證之后，采用QuartusⅡ與Matlab進(jìn)行聯(lián)合仿真，其結果是一致的。該系統既有DSP器件實(shí)現的靈活性又有專(zhuān)用FFT芯片實(shí)現的高速數據吞吐能力，在數字信號處理領(lǐng)域有廣泛應用。
- 關(guān)鍵字： FPGA FFT 算法 硬件實(shí)現
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硬件實(shí)現介紹
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