數字電路中△I噪聲的危害

　　地線(xiàn)噪聲可能破壞數字系統的正常工作。例如參考文獻[4]中所述，一個(gè)TTL 八D觸發(fā)器，由單一時(shí)鐘輸入，驅動(dòng)一組32個(gè)存儲器的芯片組。以每條輸入線(xiàn)5pF負載電容計算，每條地址線(xiàn)的容性負載為160pF。分析可知，地線(xiàn)噪聲可能引起雙重觸發(fā)(誤觸發(fā))。然而，從外部觀(guān)測時(shí)鐘輸入，顯示的是一個(gè)完全干凈的信號，錯誤只出現在器件封裝內部。

　　測試表明，74HC174(四觸發(fā)器)中單個(gè)觸發(fā)器輸出跳變引起噪聲脈沖VGND大約為150mV，而在74F174上引起的噪聲脈沖VGND是400mV。進(jìn)一步分析可知，這樣大的脈沖足以引起嚴重問(wèn)題。

　　在工程實(shí)踐中，可用下式估算噪聲脈沖VGND的大?。?p>　　

　　式中，tr(f)為邏輯器件的上升(或下降)時(shí)間(10%~90%轉換時(shí)間)，△V為轉換電壓。tr(f)和△V的大小取決于邏輯電路系列的性能指標，計算時(shí)取典型值。

　　實(shí)際上，這種地線(xiàn)噪聲已成為現代數字系統中的主要噪聲源之一，其危害往往嚴重而復雜。除了上面的示例外，邊沿觸發(fā)器的輸入線(xiàn)(如復位和中斷服務(wù)線(xiàn))也特別容易受到地線(xiàn)噪聲的影響。地線(xiàn)噪聲引起的EMI輻射已成為一些數字電子產(chǎn)品不能通過(guò)相關(guān)的EMC強制測試認證的主要原因之一。

　　2.2 電源線(xiàn)噪聲

　　由于電源分配網(wǎng)絡(luò )有寄生電感和寄生電阻，因而當△I噪聲電流流過(guò)時(shí)，便產(chǎn)生噪聲電壓(自感電壓和歐姆電壓降)，即電源線(xiàn)噪聲。

　　對數字IC而言，電源線(xiàn)噪聲是電源噪聲的主要來(lái)源。

　　電源線(xiàn)噪聲會(huì )引起電源電壓波動(dòng)。電源電壓波動(dòng)帶來(lái)的危害在本文的前面已討論過(guò)，故不贅述。

　　在數字系統中，地線(xiàn)噪聲的影響較電源線(xiàn)噪聲的影響大。因為電源線(xiàn)噪聲可以通過(guò)合理使用去耦電容器(decoupling capacitor)予以有效控制，而地線(xiàn)噪聲無(wú)法通過(guò)去耦的方法來(lái)解決。

　　3 輸出波形畸變和延時(shí)增加

　　3.1 輸出波形畸變

　　TTL反相器負載電容CL的放電回路的等效電阻Req很小[1,2]，這個(gè)回路就成為一個(gè)高Q值的RLC串聯(lián)電路，容易產(chǎn)生振蕩，引起邏輯門(mén)的輸出波形畸變(振鈴，ringing)，甚至使輸出電壓從正電壓變成負電壓。實(shí)際上，負載電容CL充電時(shí)，充電回路也形成一個(gè)RLC串聯(lián)諧振電路，但由于R4相當于串聯(lián)諧振電路中的一個(gè)阻尼電阻(damping resistor)，所以該串聯(lián)諧振電路引起的振鈴不嚴重，通常不予考慮。

　　振鈴幅度足夠大時(shí)，就會(huì )在負載電路(接收端)的輸入端產(chǎn)生非法的電平過(guò)渡，使傳送的信息出錯，并可能出現影響邏輯設計的寄生邏輯狀態(tài)。在有些情況下，振蕩幅度可能超過(guò)電壓的極限值，造成器件損壞[8]。

　　3.2 延時(shí)增加

　　△I噪聲引起電源電壓降低。由反相器的電路結構和工作原理可知，電源電壓降低使反相器的驅動(dòng)能力降低，進(jìn)而使反相器的延時(shí)增加。

　　由于數字電路的輸出端一般都有緩沖器，緩沖器與反相器的結構和性能基本相同，所以△I噪聲將使數字電路的延時(shí)增加。而且，由于△I噪聲在電源分配網(wǎng)絡(luò )的不同位置引起的電源電壓下降不同，所以對不同位置的緩沖器造成的延時(shí)增加也不同，這將使對數字電路的時(shí)序分析變得更加復雜。

　　4 功耗增加

　　4.1 TTL反相器功耗增加

　　根據TTL反相器電源電流尖峰脈沖波形[1,2]，可求得電源電流尖峰脈沖引起的功耗增加。在計算時(shí)，因輸出電平由高向低轉換的過(guò)程中產(chǎn)生的電源電流尖峰脈沖相對很小，故忽略不計。

　　為簡(jiǎn)化計算，可將電流尖峰脈沖近似為三角形脈沖，并認為尖峰電流的持續時(shí)間等于傳輸延遲時(shí)間tPHL。如果每個(gè)周期中輸出高、低電平持續的時(shí)間相等，在考慮電源電流尖峰脈沖的影響之后，電源電流的平均值將為:

　　式中，IL為輸出為低電平時(shí)的電源電流，IH為輸出為高電平時(shí)的電源電流，IP為電源電流尖峰脈沖的峰值，f為輸入信號的頻率，tPLL為門(mén)電路的傳輸延遲時(shí)間。

　　式(4)中第2項為電源電流尖峰脈沖引起的電源平均電流增加。

　　對于TTL反相器，已算出IL≈3.4mA、IH≈1mA和Ip=34.7mA[1,2]，并知tPLL=15ns。若輸入電壓信號為f=5MHz的矩形波，且占空比(duty cycle)為50%，將相關(guān)數據代入式(4)，可求得此時(shí)電源電流的平均值為ICCAV=3.37mA。這個(gè)結果比單純地用IL和IH平均所得到的數值增加了53%。

　　4.2 CMOS反相器功耗增加

　　根據CMOS反相器瞬時(shí)導通電流的波形[1,2]，可求得CMOS反相器瞬時(shí)導通電流引起的功耗。

　　為簡(jiǎn)化計算，可將電流脈沖近似為三角形脈沖，且認為反相器的上升和下降響應是對稱(chēng)的。在這樣的假定下，可求得平均功耗為:

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