高壓VCO的一些替代方案

　　運算放大器的選擇對于最大限度地發(fā)揮有源濾波器的潛能至關(guān)重要。

　　濾波器輸出直接影響所產(chǎn)生的頻率和相位;因此，運算放大器的噪聲電壓密度可以顯示有源濾波器將增加多少相位噪聲。放大器噪聲在PLL環(huán)路帶寬內和帶外均會(huì )產(chǎn)生影響，在環(huán)路濾波器的轉折頻率處最為顯著(zhù)，具有高噪聲電壓密度的放大器尤其突出。因此，放大器噪聲必須保持較低水平，才能完成放大器和高壓VCO的使命，提供較低的相位噪聲。

　　相對于PFD輸出電流，如果運算放大器具有較為明顯的輸入偏置電流，則可能會(huì )導致PLL輸出頻譜上出現較大的雜散。為使VCO調諧電壓保持恒定且PLL保持鎖定，電荷泵必須補償每個(gè)PFD周期中運算放大器輸入端所耗用的偏置電流。這就會(huì )在PFD頻率調制VTUNE電壓，并在載波周?chē)痣s散，其偏移等于PFD頻率。

　　共模電壓范圍或輸入電壓范圍(IVR)是運算放大器的另一個(gè)重要特性，但常被忽視，導致終端設計發(fā)生嚴重問(wèn)題。IVR決定輸入引腳上最大/最小信號與正/負供電軌之間所需的間隙。

　　對于采用±15 V電源供電的早期運算放大器，典型IVR為±12 V。后來(lái)加入了緩慢的橫向PNP輸入級，使得IVR可以包括負供電軌，從而提供單電源工作能力。雖然任何運算放大器均能采用地和正電源供電，但必須注意輸入與供電軌的間距。

　　表1. 建議在PLL有源環(huán)路濾波器中使用的運算放大器

　　運算放大器的選擇取決于應用。如果PFD雜散遠離環(huán)路帶寬，則可以選用雙極性結型晶體管輸入(BJT)運算放大器，如OP184或OP27等。環(huán)路濾波器將會(huì )很好地衰減BJT的高輸入偏置電流所引起的PFD雜散，而且PLL可以充分利用BJT運算放大器的低噪聲電壓密度特性。

　　如果應用要求較小的PFD與環(huán)路帶寬比，則應折衷考慮噪聲與雜散水平;AD820和AD8661可能是較佳選擇。

　　值得注意的是，雖然有源濾波器往往會(huì )增加PLL的噪聲，但它能夠充當緩沖器，在一些特定應用中具有無(wú)源濾波器所不及的性能優(yōu)勢。例如，如果VCO調諧端口的泄漏電流較高，導致PFD雜散較高，則可以使用運算放大器來(lái)降低雜散水平。運算放大器的低阻抗輸出可輕松彌補調諧端口泄漏電流。

　　5 設計示例

　　為在1-GHz頻帶上工作，同時(shí)滿(mǎn)足相位噪聲要求，有必要使用高壓VCO和有源環(huán)路濾波器。相位噪聲和雜散特性以及單電源限制，將決定運算放大器的選擇。為了達到雜散要求，運算放大器必須具有低輸入偏置電流，而為了實(shí)現最佳相位噪聲性能，運算放大器必須具有低電壓噪聲。選擇JFET輸入運算放大器可以兼顧以上兩個(gè)要求，例如AD8661，其輸入偏置電流為0.3 pA，電壓噪聲為12 nV/√Hz。該器件還能處理單電源要求。選擇RFMDUMS-2000-A16 VCO來(lái)滿(mǎn)足倍頻程范圍要求。

　　開(kāi)始設計時(shí)，最好利用支持有源濾波器拓撲結構的ADIsimPLLTM工具進(jìn)行仿真。圖3所示為兩種推薦的濾波器類(lèi)型;ADIsimPLL還支持其它配置。

　　PLL選擇ADF4150，它具有整數和小數兩種工作模式，提供2/4/8/16/32幾種輸出分頻器選項，可覆蓋從2 GHz至31.25 MHz的連續頻率。ADF4150與圖2所示的ADF4350相似，但前者允許選擇外部VCO，適合需要滿(mǎn)足更嚴苛相位噪聲要求的應用。在仿真過(guò)程中，PLL環(huán)路濾波器設置為20 kHz，以期減小運算放大器的噪聲貢獻，同時(shí)使PLL鎖定時(shí)間小于2 ms。

　　圖4所示為采用以下器件的仿真系統與測量系統噪聲(dBc)與頻率偏移關(guān)系曲線(xiàn)：ADF4150 PLL、UMS VCO和基于A(yíng)D8661的濾波器。兩條曲線(xiàn)均顯示，由于有源環(huán)路濾波器增加的噪聲，約20 kHz時(shí)出現峰值噪聲–90 dBc，不過(guò)仍然實(shí)現了1 MHz偏移時(shí)–142 dBc/Hz的目標。若要降低帶內噪聲，可以使用OP184或OP27等噪聲更低的運算放大器，但雜散會(huì )提高;或者將PLL環(huán)路帶寬降至20 kHz以下。

　　圖4. ADIsimPLL仿真性能與測量性能對比：AD8661用作PLL有源濾波器中的運算放大器

　　圖5顯示，使用OP27時(shí)性能約改善6 dB。這種情況下，因為環(huán)路帶寬相對較窄，所以雜散并未顯著(zhù)增加。進(jìn)一步降低帶寬可以改善100 kHz以下偏移的相位噪聲，但PLL鎖定時(shí)間會(huì )延長(cháng)。所有這些權衡考慮均可以在進(jìn)入實(shí)驗室設計之前，利用ADIsimPLL模擬進(jìn)行測試。

　　圖5. 有源環(huán)路濾波器中使用AD8661與使用OP27的PLL測量性能對比