都市基站設計要求低功率、高速模數轉換器

　引言

　　隨著(zhù)中國開(kāi)始在人口密集的都市部署第三代（3G）無(wú)線(xiàn)業(yè)務(wù)，各種客觀(guān)局限性驅使用戶(hù)對高性能模數轉換器（ADC）提出更多重要需求。高速ADC的應用多種多樣，但低功耗是用戶(hù)普遍要求的關(guān)鍵因素。要為用戶(hù)的最終產(chǎn)品提供具有競爭性的優(yōu)勢，ADC需要在更低的功率和更小的尺寸基礎上實(shí)現高分辨率、高速度和高性能。

　　3G基礎設施要求

　　高速ADC在GSM、WCDMA和TD-SCDMA基站的接收（Rx）和發(fā)射（Tx）通路中發(fā)揮著(zhù)重要作用。雖然前一代設計方案廣泛使用消耗功率超過(guò)1500mW的高功率ADC，新型基站設計方案仍然需要具有高性能的低功率ADC。在城域中尤其如此，因為都市需要微基站和皮基站的密集網(wǎng)絡(luò )來(lái)保證服務(wù)質(zhì)量。除了對低功率工作這種顯而易見(jiàn)的要求之外，小尺寸的基站在核心元器件的熱耗散上還有額外限制。有限的系統散熱能力經(jīng)常成為實(shí)現集成密度的瓶頸。有競爭優(yōu)勢的系統設計方案要求ADC在緊湊和低功率基礎上，實(shí)現高性能的同時(shí)還要保持低溫度。

　　由于最終客戶(hù)的要求不同，不同的制造商所選擇的Rx通路架構也大相徑庭。前一代接收器通常使用雙ADC對從單通道解調的I和Q信號采樣。因為在這種方法中I和Q信號相對靠近基帶，對雙ADC的性能要求也相對較低。就下一代設計而言，趨勢是通過(guò)直接在中頻（IF）采樣，由單個(gè)Rx通路支持多通道傳輸。該架構對ADC的要求更高?？紤]到多個(gè)載波的頻率規劃情況，14位通常要求65Msps或80Msps的采樣率。由于IF頻率常在70MHz至140MHz之間，好的欠采樣性能也是必需的。

　　3G基站的Tx通路中也需要高性能ADC。在Tx通路中，輸出功率放大器（PA）的非線(xiàn)性限制了系統級性能，因此要采用不同的方法線(xiàn)性化PA輸出。以前，PA線(xiàn)性化通過(guò)如前饋方法的全模擬技術(shù)實(shí)現。就下一代設計而言，發(fā)展趨勢是通過(guò)采用快速反饋通路對PA輸入進(jìn)行數字化預失真來(lái)補償其非線(xiàn)性。

　　例如，盡管主流WCDMA基站一般在12位時(shí)要求125Msps采樣率，但PA線(xiàn)性化所需采樣率取決于數字化載波數量以及線(xiàn)性化在何種頻率范圍內有效。為了減少RF下變頻階數，目前趨勢是在更高的IF頻率上采樣。由于目標IF頻率在100MHz至200MHz范圍內已很普遍，ADC必須具有卓越的欠采樣性能。

　　在同時(shí)數字化多個(gè)WCDMA調制載波時(shí)，該應用的一個(gè)重要衡量指標是ADC的相鄰通道泄漏率（ACLR）。圖1所示是一個(gè)常見(jiàn)方案的FFT頻譜，其中4個(gè)以140MHz為中心的WCDMA載波以122.88Msps采樣率和12位分辨率采樣。ACLR測量結果反映該ADC在靠近每個(gè)載波邊緣的頻率信噪比（SNR）與其互調失真。該測量常常被視為判定某特定ADC可否用于一個(gè)給定PA線(xiàn)性化應用的關(guān)鍵測試。

圖1

　　如何挑選一個(gè)高速ADC

　　高速ADC的性能特性對整個(gè)信號處理鏈路的設計影響巨大。系統設計師在考慮ADC對基帶影響的同時(shí)，還必須考慮對射頻（RF）和數字電路系統的影響。由于A(yíng)DC位于模擬和數字區域之間，評價(jià)和選擇的責任常常落在系統設計師身上，而系統設計師并不都是ADC專(zhuān)家。

　　除了上文提及的用戶(hù)需求之外，還有一些重要因素用戶(hù)在最初選擇高性能ADC時(shí)常常忽視。他們可能要等到最初設計樣機將要完成時(shí)才能知道所有系統級結果，而此時(shí)已不太可能再選擇另外的ADC。

　　影響很多無(wú)線(xiàn)通信系統的重要因素之一就是低輸入信號電平時(shí)的失真度。大多數無(wú)線(xiàn)傳輸到達ADC的信號電平遠低于滿(mǎn)標度輸入范圍。為確保多路傳輸信號的功率同時(shí)匯集到ADC輸入時(shí)不發(fā)生壓縮，信號鏈路的前端增益被設計成稍微低于A(yíng)DC的滿(mǎn)標度范圍。然而，幾乎所有高速ADC都保證其SFDR性能在輸入電平從滿(mǎn)標度的 -1dB。此外，大多數數據表都有寬輸入幅度范圍內典型的SFDR圖。用戶(hù)應該仔細觀(guān)察該曲線(xiàn)，核實(shí)運行是否穩定和是否可預知。低輸入幅度上存在任何大步進(jìn)或鋸齒特性都表明ADC轉移函數中的系統非線(xiàn)性。由于轉移函數線(xiàn)性度和低輸入電平失真密切相關(guān)，對最大積分非線(xiàn)性（INL）有嚴格保證的ADC在低輸入幅度上一般會(huì )有更穩定的失真性能。

　　選擇對INL、差分非線(xiàn)性（DNL）、SNR和SFDR等所有關(guān)鍵性能規格具保證最小或最大值限制的ADC是非常重要。這些規格在應用的整個(gè)工作溫度范圍內應該得到保證。用戶(hù)特別需要留意這些關(guān)鍵參數是否僅在小溫度范圍內或室溫下才能保證。高速ADC內部的精確運算放大器和快速比較器如果設計得不夠堅固，它們在溫度變化時(shí)可能會(huì )發(fā)生很大的變化。選擇沒(méi)有寬溫度范圍內保證限制的ADC會(huì )給設計帶來(lái)不必要的風(fēng)險。

　　解決方案的尺寸要求也很關(guān)鍵，因為都市基站設計的PCB面積非常有限。由于使用QFN等小型扁平IC封裝縮減小了ADC本身的面積，總體解決方案面積實(shí)際上可能大得多。仔細察看所推薦的電路會(huì )發(fā)現很多高速ADC都需要大量電容值很大的電容器（如10μF），這些電容器比ADC占用的PCB面積大得多。由于存在封裝連接線(xiàn)寄生電感，很多高速ADC需要此類(lèi)大外部電容器旁路電源和內部基準電路系統。要在最終產(chǎn)品中實(shí)現小體積，就要求ADC不僅采用小型封裝，而且還要使這些大的外部旁路電容器尺寸和數量最小化。

　　技術(shù)趨勢

　　除了新穎的電路設計技術(shù)，工藝的進(jìn)步在低功率高速ADC的開(kāi)發(fā)中同樣重要。特別值得一提的是，由于數字技術(shù)最初的驅使，硅技術(shù)工藝不斷調整，采用CMOS工藝制造的ADC也因此受益匪淺。

　　就模擬電路設計而言，CMOS工藝調整的關(guān)鍵優(yōu)勢在于更低的功率和更高的速度運作。與僅消耗動(dòng)態(tài)功率的傳統數字CMOS電路不同，ADC消耗的大部分功率都是靜態(tài)電流用來(lái)偏置放大器和比較器等模擬電路引起的。對給定的模擬偏置電流，更短的通道長(cháng)度（L）工藝為晶體管提供更高的跨導（gm），這是器件性能的一個(gè)關(guān)鍵衡量指標。更小的晶體管尺寸也使器件的寄生電容更小。在高速ADC的每一種流水線(xiàn)級上，精確運算放大器等關(guān)鍵電路的模擬穩定速度極大程度上由晶體管gm決定。因此，在給定總偏置電流情況下，縮短L會(huì )使工作速度更快。另一個(gè)好處是，電源電壓通常隨著(zhù)L縮短而降低，因此即使模擬偏置電流保持不變，總體功耗也會(huì )降低。通過(guò)工藝精細程度的調整，ADC設計師可以靈活地在給定功率級別上提高速度或在給定速度時(shí)降低功率。

　　然而，模擬電路的工藝調整存在一個(gè)嚴重的缺點(diǎn)。由于降低了電源電壓，ADC的滿(mǎn)標度輸入范圍也必須降低，以便為運算放大器等模擬電路系統提供足夠的電壓空間。更小的輸入范圍導致更低的信號功率，SNR會(huì )隨著(zhù)工藝調整而下降。低功率、高性能設計方案的挑戰還在于降低ADC產(chǎn)生的噪聲，以保持足夠的信噪比。

　　凌特公司低功率高性能ADC介紹

　　很明顯，低功率、高性能是市場(chǎng)上用戶(hù)的主要要求。為滿(mǎn)足市場(chǎng)需求，凌特公司新近推出了幾個(gè)高速ADC系列。

　　LTC2224/2222/2223是引腳兼容的3.3V 12位135/105/80Msps ADC，并為欠采樣而優(yōu)化。LTC2224系列在輸入頻率高達140MHz時(shí)具有超過(guò)67.5dB的SNR和80dB的SFDR，而在135Msps時(shí)僅消耗630mW功率。該高度優(yōu)化的跟蹤與保持設計對高達400MHz的輸入頻率持續保持超過(guò)65dB的SNR和75dB的SFDR，在低功率時(shí)具有極佳的欠采樣性能。圖2概括了LTC2224的高頻性能。即使是那些消耗功率高得多的器件也極少在高輸入頻率時(shí)具有如此的欠采樣性能。如圖3所示，就12位ADC而言，該ADC轉移函數的線(xiàn)性度也很高，可與很多14位器件媲美。如同干凈的轉移函數預料，小輸入幅度時(shí)的失真性能也相當穩定。LTC2224系列非常適合要求低功率和卓越欠采樣性能的WCDMA PA線(xiàn)性化應用。