高速差動(dòng)基架的設計秘訣

LVDS低電壓差動(dòng)信號技術(shù)是應用于數據通訊、電信、ISP及儲存產(chǎn)品上多點(diǎn)通訊的革命性高效能基架。在許多案例中，它擴充了四倍的頻寬，并且消耗低功率，簡(jiǎn)化終端的復雜度。本文提供了總線(xiàn)LVDS基架設計上的秘訣及實(shí)務(wù)設計指南，并輔以設計計算、仿真及實(shí)際硬件量測來(lái)強化上述的概念。

總線(xiàn) LVDS 簡(jiǎn)介

總線(xiàn)低電壓差動(dòng)訊號傳輸 (BLVDS) 芯片是美國國家半導體在低電壓差動(dòng)訊號傳輸 (LVDS) 技術(shù)的基礎上進(jìn)一步開(kāi)發(fā)出來(lái)的全新系列總線(xiàn)接口電路。這系列接口芯片最適用于多點(diǎn)傳輸電纜及基架應用方案。BLVDS 技術(shù)與標準的 LVDS 技術(shù)不同，前者可提供更高的驅動(dòng)電流，因此可支持多點(diǎn)傳輸應用方案所必需的兩個(gè)終端裝置，而且其頻率爭奪保護功能及平衡輸出阻抗的效能也獲得加強。目前市場(chǎng)上已有收發(fā)器、轉發(fā)器、串聯(lián)器、解串器及時(shí)脈緩沖器等的供應。

BLVDS 芯片的低電壓差動(dòng)訊號只有約 300 mV 的電壓振幅，而且轉變時(shí)間較快，令驅動(dòng)器可以支持低速的應用方案 (低至只有幾兆赫或甚至直流電) 以至 400 Mbp-s 以上的高速應用方案。此外，其低電壓振幅可將功率消耗及噪聲減至最低，而差動(dòng)數據傳輸設計則可支持 +/- 1 伏 (V) 的共模電壓范圍，容許芯片插入正在帶電作業(yè)的總線(xiàn)。

一向以來(lái)，業(yè)界只致力提高標準邏輯單端驅動(dòng)器 (244 類(lèi)型) 的驅動(dòng)電流，以解決總線(xiàn)驅動(dòng)的問(wèn)題。雖然這個(gè)方法可提供標準的邏輯振幅及更高的驅動(dòng)電流，但只能將速度提高至 10 至 20 MHz 之間，而且無(wú)法超越這個(gè)速度上限。由于單單提高驅動(dòng)電流并不足以將速度進(jìn)一步提高，因此便需要其它方面的改善加以配合。一直以來(lái)，每當我們提高驅動(dòng)電流，訊號振幅便會(huì )縮小，于是便有基架收發(fā)器邏輯 (BTL) 電路的出現，這種邏輯電路可以支持 80 mA 的接收點(diǎn) (sink) 及 1 伏的訊號振幅。這個(gè)設計可以輕易驅動(dòng)負載較大的基架，令傳輸速度可高達 50 至 66 MHz。但 BTL 像一般的TTL 一樣，仍采用單端的設計，而且只有約 400 mV 的噪聲容限。低振幅的單端設計無(wú)法突破 100 MHz 的速度限制，因為噪聲容限已處于可以接受的最低水平。

由于 BLVDS 可將訊號振幅減至比 TTL 更低的水平，同時(shí)也可將驅動(dòng)電流減低至 10 mA，因此可以無(wú)需大量電流。BLVDS 采用類(lèi)似 LVDS 但可支持多點(diǎn)傳輸應用方案的差動(dòng)數據傳輸設計，因此其噪聲容限比其它低振幅單端技術(shù)高一倍，不但確保 300 mV 的訊號振幅能在數百 Mbps 的速率下進(jìn)行作業(yè)，而且又可提供雙倍的噪聲容限以及減低噪聲。由于 BLVDS 的接收器擁有共模排斥功能，因此也容許芯片插入正在帶電作業(yè)的總線(xiàn)。

圖 1：BLVDS 訊號
總線(xiàn)配置

BLVDS 芯片適用于點(diǎn)對點(diǎn)應用方案、多站式 (multi-drop) 數據分布應用方案或舊式的多點(diǎn)傳輸共享總線(xiàn)應用方案，可支持數據總線(xiàn)、訊號控制或時(shí)鐘分布。圖 2 顯示點(diǎn)對點(diǎn)、多站式以及多點(diǎn)傳輸總線(xiàn)的配置。多站式傳送是多點(diǎn)傳送的其中一個(gè)特別情況。多站式傳送應用方案采用一個(gè)供電來(lái)源驅動(dòng)多個(gè)接收器。若驅動(dòng)器設于總線(xiàn)的起點(diǎn)，便只需在另一端裝設終端裝置。由于多點(diǎn)傳輸的設計可以容許供電來(lái)源設于總線(xiàn)上的任何位置，因此總線(xiàn)的兩端均需要裝設終端裝置。每當同一訊息需要傳送到多個(gè)地方，多站式及多點(diǎn)傳輸的配置便派上用場(chǎng)。若以互連密度作標準衡量，這種總線(xiàn)配置也可說(shuō)極有效率。我們若設計通訊速度在 500 Mbps 以上的應用方案，便應考慮采用點(diǎn)對點(diǎn)鏈接，因為其中的線(xiàn)路互連可確保訊號質(zhì)素。

圖 2：一般的總線(xiàn)配置：(A) 點(diǎn)對點(diǎn)，(B) 多站式，(C) 多點(diǎn)傳輸

差動(dòng)基架設計的 13 項秘訣

以下介紹采用 LVDS 技術(shù)的差動(dòng)基架，并分別就 13 個(gè)不同的基架設計問(wèn)題討論各種有關(guān)的建議、別出心裁的解決辦法、設計原則或有關(guān)技術(shù)的最新發(fā)展趨勢，以確保這種 LVDS 差動(dòng)基架可以發(fā)揮最高的效能。設計秘訣均以斜體排印。

秘訣 1：邊緣速率

我們曾利用多點(diǎn)傳輸基架模型進(jìn)行 TDR 仿真測試，并分析多點(diǎn)基架的邊緣速率。整個(gè)分析均采用 NESA 專(zhuān)有的 “被動(dòng)式訊號完整性” (Passive Signal Integrity) 差動(dòng) TDR/TDT 模擬工具。

我們首先將差動(dòng)式 TDR 激發(fā)訊號輸入設有 11 個(gè)插槽的基架仿真模型的第 8 插槽內，然后分別以 0.3、0.5 及 1.0 毫微秒 (ns) 的 TDR 上升時(shí)間進(jìn)行模擬，以取得不同的 TDR 模擬結果。模擬時(shí)也分別采用 0.5 肌1.0 技 1.5 嫉炔煌的線(xiàn)頭長(cháng)度，以便可以提供多個(gè)不同的重要參數以供參考。以下圖 3 顯示有關(guān)負載及邊緣速率的表現。留意圖中的曲線(xiàn)在接近 28 ? 的水平穩定下來(lái)，其效果相等于將兩個(gè) 56 ? 終端電阻以平行方式連接一起。邊緣速率越快，曲線(xiàn)的振幅便越大。雖然高速傳輸需要較快邊緣速率的支持，但這樣會(huì )令線(xiàn)路出現嚴重的傳輸問(wèn)題，不過(guò)有關(guān)問(wèn)題可以稍后解決。

圖 3：分別以 0.3、0.5 和 1 ns TDR 上升時(shí)間配對 0.5 枷咄方行的差動(dòng) TDR 模擬

TDR 模擬的結果顯示多點(diǎn)傳輸基架的不連續性結構。差動(dòng)阻抗的起點(diǎn)是 100 ?。這是啟動(dòng)點(diǎn)上的 0.5 枷咄返牟疃阻抗。第一個(gè)低點(diǎn)的出現是由電路分裂及連接器負載所造成。反彈高點(diǎn)出現在基架的第一條蝕刻線(xiàn)路，長(cháng)度約相等于插槽間距。由于線(xiàn)頭及連接器以這一點(diǎn)為連接基架蝕刻線(xiàn)路的接點(diǎn)，因此最接近的一對插槽便造成第二個(gè)低點(diǎn)。由于反射性不連續性、銅導線(xiàn)及電介質(zhì)損耗等問(wèn)題，TDR 激發(fā)訊號沿著(zhù)基架向前傳送時(shí)速度會(huì )減慢。測試顯示出來(lái)的阻抗計有基架蝕刻線(xiàn)路、連接器、線(xiàn)頭及芯片等的凈負載阻抗。最后的平均數值約為 28 ?，這是將以上有負載基架的一半數值以平行方式加在一起而得出來(lái)的。

計算傳輸線(xiàn)路數字時(shí)，轉變時(shí)間 (上升或下降) 是最重要參數，這點(diǎn)我們必須明白。300 ps 以上的邊緣速率已不適用于多站式或多點(diǎn)傳輸應用方案。

秘訣 2：線(xiàn)頭長(cháng)度

我們也曾利用 NESA 的 TDR 及 TDT “被動(dòng)式訊號完整性” 仿真方法分析線(xiàn)頭長(cháng)度的影響。圖 4 及 5 顯示分別采用 0.5 肌1 技 1.5 嫉認咄方行的差動(dòng) TDR 及 TDT 模擬測試。TDR 激發(fā)訊號的上升時(shí)間是固定的，而且只有 0.3 ns。

一如以上所述，TDR 的模擬結果顯示阻抗的變化，而 TDT 的模擬結果則顯示過(guò)大的波動(dòng)。線(xiàn)頭越長(cháng)，阻抗不連續性便越大。阻抗不連續性越大，振幅也越大。

圖 4：分別采用 0.5 肌1 技 1.5 嫉認咄煩ざ擾潿 300 ps 上升時(shí)間而進(jìn)行的差動(dòng) TDR 模擬測試

TDR/TDT 模擬測試均顯示子卡的線(xiàn)頭長(cháng)度應越短越好，建議長(cháng)度不應超過(guò) 1.5 ?。线头越短Ｐ鼙阍礁?，這個(gè)定律適用于所有基架。

縮短線(xiàn)頭長(cháng)度，以便減少傳輸線(xiàn)路問(wèn)題的出現。

秘訣 3：接口組件的擺放位置

根據上述的 TDR 仿真測試及 TDR/TDT 仿真測試所顯示，線(xiàn)頭太長(cháng)會(huì )產(chǎn)生線(xiàn)路傳輸的問(wèn)題，為了減少傳輸問(wèn)題的出現，接口芯片的位置擺放應該是首要考慮的問(wèn)題，以確保線(xiàn)頭能縮至最短。這個(gè)建議實(shí)行起來(lái)非常簡(jiǎn)單，若切實(shí)執行，將有助減少許多傳輸線(xiàn)路問(wèn)題的出現。

將收發(fā)器 (多點(diǎn)傳輸) 及接收器 (多站式傳輸) 盡量放置在靠近連接器的位置，并使用印刷電路板的底面兩面，以便將線(xiàn)頭縮至最短。

秘訣 4：差動(dòng)阻抗

我們采用 NESA 的 Method-of-Moments 二維現場(chǎng)解方程式例程 (field solver) 以確定差動(dòng)阻抗的三維參數。理想的結構正是寬邊耦合 (broadside-coupled) 差動(dòng)傳輸導線(xiàn)所采用的結構，請參看圖 6。

BLVDS 的規定是針對每一對 100? 差動(dòng)阻抗而設計。若采用以下所建議的體積參數，便可實(shí)現這個(gè)阻抗。按照 Method-of-Moments 的方法計算，若采用寬 7 mils、厚 1 oz、而電介質(zhì)厚度 H1、H2 及 H3 分別為 12 mils 并采用 FR4 物料的銅線(xiàn)電路，差動(dòng)阻抗便可達到 100?。只要將每一對電路的分隔空間保持在 20 mils 以上，便可在每一對電路之間提供極低的差動(dòng)及共模耦合。這種電路結構的優(yōu)點(diǎn)是確保電路可以在連接器的范圍內保持緊密耦合。

采用緊密耦合的電路可確保外來(lái)的噪聲以共模形式出現，以便接收器可以將之排斥。此外，緊密耦合電路也可減低幅射數量。

基架的實(shí)際阻抗隨著(zhù)基架的負載大小而改變。為了確定實(shí)際的阻抗，我們采用 NESA 專(zhuān)有的 “被動(dòng)式訊號原整性” 差動(dòng) TDR 模擬測試分析設有 20 條插槽的基架。我們首先將差動(dòng) TDR 激發(fā)訊號輸入基架的一端，其 TDR 上升時(shí)間設定為 300ps，而 TDR 差動(dòng)內在阻抗則設定為 100?。

我們根據以下四個(gè)不同負載情況，進(jìn)行了不同的 TDR 模擬分析，以確定基架的實(shí)際阻抗：
1) 100? 原始差動(dòng)阻抗的印刷電路板基架蝕刻電路；
2) 基架的一面裝滿(mǎn)了 2mm 連接器；
3) 所有 20 個(gè)插槽均插滿(mǎn)了邏輯電路卡，線(xiàn)頭均為 1 (并無(wú)芯片)；
4) 每一張插卡的每一線(xiàn)頭末端均加設了 DS92LV090A 收發(fā)器。

7 顯示負載一如所料可減少基架阻抗。若基架已加載半數 2mm 的連接器 (只限于接腳)，其基架實(shí)際阻抗會(huì )減少至約 78?。線(xiàn)頭為 1 嫉穆載基架只有約 55? 的實(shí)際阻抗。加載了裝置 (DS92LV090A) 之后，基架阻抗減至約 53?。

阻抗軌跡上所見(jiàn)的波動(dòng)是由于連接器及線(xiàn)頭負載出現阻抗不連續性的反射(discontinuity reflection)。接近 TDR 驅動(dòng)點(diǎn)的上升時(shí)間較為明顯，足以使我們清楚區分蝕刻電路 (阻抗較高) 與連接器線(xiàn)頭 (阻抗較低)。當 TDR 階梯函數曲線(xiàn)往基架下方移動(dòng)，上升時(shí)間漸漸失去其清晰度，令我們較難區分波形的已加載及未加載部分，而有關(guān)數字更融入所量度的平均阻抗之中。

由于互相緊貼的插卡產(chǎn)生分布式電容負載，因此基架的實(shí)際阻抗 (負載阻抗) 會(huì )較低。此外，數據傳輸速度 (基架下方的每一單位延誤) 也會(huì )受基架的負載影響。包括連接器、線(xiàn)頭及設備電容器等負載在內的滿(mǎn)載基架比未滿(mǎn)載基架慢約 50%。

秘訣六：總線(xiàn)終端裝置

對于 BLVDS 來(lái)說(shuō)，一般的多點(diǎn)傳輸 (multi-point) 應用方案只需要在總線(xiàn)兩端的線(xiàn)路之間加設一個(gè)電阻。但多站式 (multi-drop) 的應用方案便需要一至兩個(gè)電阻，視乎驅動(dòng)器的位置而定。電阻值應相等于線(xiàn)路的實(shí)際負載差動(dòng)阻抗。我們寧可高估電阻值，即使出現輕微的正反射也無(wú)需擔心，總比電阻值太低，令接收的訊號電壓減弱為好。電阻值的大小隨著(zhù)不同的應用方案而不同，視乎線(xiàn)路阻抗 (無(wú)負載)、插卡之間的距離、以及加設插卡所產(chǎn)生的電容負載而定。在一般的應用情況下，這個(gè)電阻值會(huì )介于 50 至 100? 之間。若加了兩個(gè)電阻作為終端裝置，驅動(dòng)器會(huì )把這兩個(gè)電阻視為平行連接，令負載介于 25 至 50? 之間。正因如此，美國國家半導體的 BLVDS 芯片所提供的驅動(dòng)電流是標準 LVDS 驅動(dòng)器的三倍。以 10mA 的驅動(dòng)電流計，采用 BLVDS 芯片便可驅動(dòng) 50? 以下的阻抗，而且可以達到采用 LVDS 芯片搭配 3mA 驅動(dòng)器驅動(dòng) 100? 負載時(shí)所能達到的水平?；苌系呢撦d若互相過(guò)于緊貼，在一般情況下均會(huì )將基架阻抗減至 50? 以下。

圖 8：負載不足、相同負載及超額負載等三種終端裝置的波形
圖 8 分別顯示三個(gè)終端接收器輸入的差動(dòng)波形。有負載基架的實(shí)際阻抗是 56?，所顯示的波形分別來(lái)自相同負載的終端裝置 (56?)、雙倍負載的終端裝置 (112?) 以及半載的終端裝置 (28?)。以噪聲容限作為標準衡量，相同負載及超額負載的終端裝置具有最大的噪聲容限。上述模擬采用滿(mǎn)載的 18 插槽多點(diǎn)傳輸基架進(jìn)行。驅動(dòng)器裝設于第 18 插槽。圖中顯示的是第 1 插槽接收器輸入的波形。