FPGA攻略之Testbench篇

　　上述兩種代碼的目的基本都是延時(shí)復位，但一個(gè)異步復位，一個(gè)同步復位，用途不同，小朱同學(xué)一般使用異步復位。

　　最后“判斷被測試設計的輸出相應是否滿(mǎn)足設計要求”。首先介紹最常用的兩個(gè)系統任務(wù)函數$stop和$finish。$stop代表暫停仿真后返回軟件操作主窗口，將控制權交給user;$finish代表終止仿真后關(guān)閉軟件操作主窗口。其他任務(wù)函數如$monitor、$display 、$time、$fwrite等也比較重要，用到的時(shí)候再一一介紹。為直觀(guān)介紹，使用一個(gè)例程來(lái)描述，下面是加法器的RTL代碼及Testbench：

　　注意了clk、rst_n后，其他端口根據需要相應加測試信號即可，然后把RTL代碼及Testbench添加到Modelsim仿真觀(guān)察輸出波形等，以驗證RTL代碼的正確與否，若與預期相符則驗證結束，反之則修改代碼至與預期相符。

　　好了，Testbench就寫(xiě)到這里，但沒(méi)有結束，實(shí)踐是檢驗真理的唯一標準，下一篇將結合Modelsim，以可視化的方式繼續探討Testbench，深入了解仿真的意義。