在DC/DC設計中優(yōu)化同步降壓器的挑戰

案例1

相位節點(diǎn)上的振蕩或振鳴會(huì )產(chǎn)生兩種負面影響。振蕩期間的峰值電壓會(huì )超過(guò)MOSFET數據表中VDSS最大值的80%，這是工程人員考慮可靠性時(shí)應遵守的典型準則。振鳴是輻射和傳導信號的來(lái)源，會(huì )在敏感的數字線(xiàn)路上產(chǎn)生噪聲，或使系統無(wú)法通過(guò)EMI測試。

針對以上問(wèn)題的解決方法如下：
1.同時(shí)減緩高邊FET電壓的上升和下降速度 (添加R1)
2.只減緩高邊FET電壓的上升速度 (添加Rboot)
3.降低施加在高邊FET柵極上的驅動(dòng)電壓 (添加C1或降低VCC)
4.降低施加在低邊FET柵極上的驅動(dòng)電壓 (降低VCC)
5.減小低邊FET的回路面積，以降低回路電感 (LDRV 到 PGND的回路)
6.選擇先進(jìn)的MOSFET封裝以減少寄生電感，Lp = Lss + Ldd
7.選擇具有較低Qrr值的MOSFET；該Qrr值是 Coss的一部分，并對Cp有貢獻

要降低HDRV引腳的驅動(dòng)電壓，C1約等于Cboot / 5 是很好的起步點(diǎn)?？纱?lián)兩個(gè)升壓二極管來(lái)降低VCC，進(jìn)而降低驅動(dòng)電壓。要降低LDRV到PGND回路的電感，可讓驅動(dòng)器靠近低邊晶體管。要減小低邊FET源極 (Ldd) 到 PGND的回路電感，可在PGND 銅層和源極間增設近路連接。

可根據MOSFET (封裝和獨立的器件特性) 和線(xiàn)路布局，決定使用以上任何組合。

圖1同步降壓等效電路

如圖1所示，HDRV電壓降低太多，在HDRV引腳電壓之上的開(kāi)關(guān)節點(diǎn)信號會(huì )引起高邊晶體管的柵－源電壓下降，在此期間出現一次或多次低于Vgs(th) 的情況，就會(huì )帶來(lái)更高的開(kāi)關(guān)損耗，降低效率。

圖2 Q1導通和Q2關(guān)斷時(shí)的升壓過(guò)渡

       圖3 導通波形，其中t1 到 t3
            間產(chǎn)生開(kāi)關(guān)損耗

從圖2和圖3可以看出：Q1不只一次穿過(guò)有源區 (t2-t3) 以及阻抗區 (t4-t5)。這意味著(zhù)高邊晶體管產(chǎn)生了額外的開(kāi)關(guān)損耗。通過(guò)減小或省掉C1來(lái)增加HDRV電壓，可降低這個(gè)額外的開(kāi)關(guān)損耗。

當上述措施無(wú)效時(shí)，通常會(huì )采用RC 緩沖電路。RC緩沖電路 (即圖1中Rs 和 Cs組成的電路) 可按如下步驟實(shí)現：

1.在未添加RC 緩沖電路的降壓器上加入負載。探測開(kāi)關(guān)節點(diǎn)或低邊MOSFET，直到觀(guān)察到共振，找出開(kāi)關(guān)節點(diǎn)上升沿的共振頻率 (fo1)。在測量開(kāi)關(guān)節點(diǎn)時(shí)，應在探針上使用短線(xiàn)接地引腳，以便將回路電感引起的錯誤減至最少。
ωo1 = 2πfo1 =         [1]

２.在低邊FET的漏極到源極間跨接一個(gè)電容(Cadd)，然后再重新確定共振頻率 (fo2)。
ωo2 = 2πf o2 =  [2]一旦獲得 fo1 和  fo2 ，就可導出Cadd 和Cp間的關(guān)系?？梢则炞C如下的關(guān)系：
fo1 / 2 =   fo2 ; Cadd = 3Cp                 [3]
fo1 x 0.75 =   fo2 ; Cadd = (9/7) Cp   [4]
MOSFET數據手冊一般都不包含引腳電感值。PSPICE仿真模型并不能反映真實(shí)的布線(xiàn)電感。建議在確定Cp后，用方程 1 來(lái)計算Lp。

 3.為了使RC緩沖電路具備臨界阻尼響應性能，應恰當選取Rs?？筛鶕?lián)RLC電路的自然響應性能方程來(lái)確定Rs，即：
Q =                            [5]
Q = 1；臨界阻尼響應
Q > 1；欠阻尼響應性能－希望緩沖電路超前響應Lp、Cp 振蕩
Q < 1；過(guò)阻尼響應性能－希望緩沖電路滯后響應Lp、Cp 振蕩
可選用Q=1時(shí)計算出來(lái)的Rs值。調整Rs可在開(kāi)關(guān)節點(diǎn)上獲得所希望的阻尼電平。

4.許多關(guān)于緩沖電路的文獻建議Cs ≥ 2Cp，但這會(huì )在Rs上產(chǎn)生額外且難以接受的功率損耗。根據平均功率損耗公式 (參見(jiàn)步驟5)，Cs的選擇顯然是影響功率損耗的重要因素。因此，對于重視效率的設計，必須進(jìn)行折中，即取Cp < Cs < 2Cp。

５.在選取Rs的額定功率時(shí)，可考慮Cs在充電和放電周期中存儲的峰值能量。
w = (Cs  Vin2) / 2
wtotal = (Cs  Vin2)
由于能量隨時(shí)間變化，平均功率損耗應為：
Pd ~ Cs  Vin2   fsw                          [6]

６.如果第1至第5步的措施還不能抑制振蕩，就需要檢查輸入濾波電路的穩定性。根據R.D. Middlebrook發(fā)表的文獻摘要，若下式成立，則可實(shí)現穩定性或非振蕩條件：
                             [7]
這里，D = Vout/Vin  ,方程 7 降低了輸入L和C電路共振頻率附近的Q值。

案例2

高于低邊晶體管閾值Vgs的柵極沖擊電壓會(huì )造成低邊和高邊FET同時(shí)導通。這會(huì )在每個(gè)開(kāi)關(guān)循環(huán)產(chǎn)生重復性短路。雖然每個(gè)循環(huán)的交叉導通時(shí)間只有5~10ns，但時(shí)間一長(cháng)便會(huì )導致熱失控，使FET超過(guò)其最大允許結溫。在相位節點(diǎn)上的大電壓變化dv/dt、Cgd 和Cgs電容比值、Qrr及驅動(dòng)電路的反偏阻抗都會(huì )產(chǎn)生柵極沖擊電壓。

MOSFET驅動(dòng)器中的自適應柵極驅動(dòng)電路能夠大幅縮短死區時(shí)間，同時(shí)防止潛在的交叉導通電流。當高邊和低邊晶體管同時(shí)導通時(shí)，會(huì )建立一個(gè)從輸入電壓端到地的低阻抗信道，通常，這會(huì )對采用較小芯片的高邊晶體管形成較大的應力 (選用較小的芯片是為了將開(kāi)關(guān)損耗減至最少)。相比采用較大芯片的低邊晶體管，采用較小芯片的高邊晶體管會(huì )先達到功率耗散限度。自適應柵極驅動(dòng)電路雖然是智能化的，但它只能從HDRV、LDRV和開(kāi)關(guān)引腳獲取電壓信息，從而做出開(kāi)關(guān)轉換的決定。由于不能讀取內部VGS，因此它不知道晶體管是否完全導通或關(guān)斷。此外，下面的因素也進(jìn)一步限制了自適應柵極驅動(dòng)電路防止交叉導通的能力。

圖4 N信道MOSFET的等效電路

當低邊晶體管出現電壓變化 (dv/dt) ，將會(huì )產(chǎn)生兩個(gè)電流通道。在圖4中，沿信道 (a) 的電流在晶體管內部柵極產(chǎn)生額外的Vgs。
Igs = Cgd  dv/dt                [8]
Igs = Vgs / Zgs                        [9]
τ= Zgs  (Cgd + Cgs)
這里，Zgs=下拉電阻 + HDRV 和MOSFET柵極間的外接電阻 + MOSFET內部柵極電阻。
v(t) = Vin-Vin