開(kāi)關(guān)電流電路延遲線(xiàn)的設計
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3．2 傳輸誤差的改善
傳輸誤差產(chǎn)生的原因是當電路級聯(lián)時(shí)，因為傳輸的是電流信號，要想信號完全傳輸到下一級，必須做到輸出阻抗無(wú)窮大，但在實(shí)際中是不可能實(shí)現的，只能盡可能地增加輸出阻抗。
計算出輸出電阻為：
與第二代基本存儲單元相比，輸出電阻增大
倍。結合S2I電路與調整型共源共柵結構電路的優(yōu)點(diǎn)，構造調整型共源共柵結構S2I存儲單元。采用O．5μm CMOS工藝，level 49 CMOS模型對電路仿真，仿真參數如下：
所有NMOS襯底接地，所有PMOS襯底接電源，所有開(kāi)關(guān)管寬長(cháng)比均為0．5μm／O．5 μm。輸入信號為振幅50μA，頻率為200 kHz的正弦信號，時(shí)鐘頻率為5 MHz，Vref=2．4 V，VDD=5 V。表1中給出了主要晶體管仿真參數。
將原電路按照延遲線(xiàn)的結構連接并仿真，延遲3個(gè)時(shí)鐘周期(相當于6個(gè)基本存儲單元級聯(lián))，仿真結果如圖l所示。
4 結語(yǔ)
詳細分析了第二代開(kāi)關(guān)電流存儲單元存在的缺點(diǎn)，提出了改進(jìn)方法，并設計了可以延遲任意時(shí)鐘周期的延遲線(xiàn)電路，仿真結果表明，該電路具有極高的精度，從而使該電路能應用于實(shí)際當中。其Z域傳輸函數為
，在實(shí)際應用中，該電路可作為離散時(shí)間系統的基本單元電路。
由于開(kāi)關(guān)電流技術(shù)具有與標準數字CMOS工藝兼容的特點(diǎn)，整個(gè)電路均由MOS管構成，這一技術(shù)在以后的數?；旌霞呻娐分袑⒂袕V闊的發(fā)展前景。
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