基于A(yíng)D9898的UHF波段頻率合成器設計
加入技術(shù)交流群
控制AD9858主要使用C8051F020的特殊功能寄存器SFR、FIASH和外部存儲器接口EMIF。其中SFR提供對CIP-51的資源和外設的控制以及CIP -51與這些資源和外設之間的數據交換；FLASH是C8052F020的內部存儲器，可通過(guò)JTAG接口對其編程；外部存儲器接口EMIF則御用訪(fǎng)問(wèn)片外存儲器。配置EMIF的流程如下：
(1)將EMIF選到低端口(P3，P2，Pl，P0)或高端口(P7，P6，P5，P4)；
(2)選擇復用或非復用方式；
(3)選擇存儲器模式(只用片內，只用片外；不帶塊選擇分片、帶塊選擇分片等)；
(4)設置與片外存儲器的時(shí)序；
(5)選擇相關(guān)端口的輸出方式(寄存器PnMDOUT和P740UT)。
2．2 AD9858的基本原理和性能
DDS是基于查找表的數字頻率發(fā)生器。DDS器件工作時(shí)，其頻率控制字K在每一個(gè)時(shí)鐘周期內，其余相位累加器累加一次，而得到的相位值
(O～2π)在每一個(gè)時(shí)鐘周期內則以二進(jìn)制碼的形式去尋址正弦查詢(xún)表ROM，并將相位信息轉變成相應的數字化正弦幅度值，ROM輸出的數字化波
形經(jīng)數模轉換器(DAC)后，用于實(shí)現數字化信號到模擬信號的轉變，最后，DAC輸出的階梯序列波再通過(guò)低通濾波器(LPF)平滑后，就可得到一個(gè)純凈的正弦信號。
AD9858的10位數模轉換器可以工作到lGsps，并能夠產(chǎn)生高達450MHz的頻率階變模擬輸出正弦波，同時(shí)具有快速調頻和細微的頻率分辨率(32位頻率分辨率)。AD9858內部有集成的電荷泵(CP)和相位檢測器(PFD)，可以將高速DDS和鎖相環(huán)(PLL結合使用)在片內模擬混頻，也可以使DDS、PLL和混頻器結合使用。
AD9858有單音和掃頻兩種工作模式。在單音模式下。AD9858可產(chǎn)生由內部寄存器FTW控制的單頻輸出信號。輸出頻率與系統時(shí)鐘的關(guān)系可由如下公式確定：
對于A(yíng)D9858，N=32?？梢?jiàn)其頻率可以通過(guò)改變FTW任意改變，也可以通過(guò)外部引腳來(lái)選擇提前設定在4個(gè)存儲在寄存器上的頻率值來(lái)實(shí)現
快速跳頻。
而在掃頻模式下，用戶(hù)需要通過(guò)頻率控制字(FTW)、頻率轉換控制字(DFTW)、頻率斜率控制字(DFRRW)來(lái)設定頻率的掃頻初始值、頻率步
進(jìn)值和頻率步進(jìn)時(shí)間，從而實(shí)現掃頻。
在設計DDS時(shí)需要仔細考慮輸入和輸出的頻段：當輸出頻率靠近fc／n(其中n=3，4，5，6，7；fc為DDS的時(shí)鐘頻率)時(shí)，差頻信號產(chǎn)生的雜散離輸出頻率很近，以至于無(wú)法使用濾波器器濾除，這種窄帶雜散經(jīng)過(guò)倍頻還會(huì )繼續惡化，嚴重惡化雜散性能，所以，設計時(shí)不能使用DDS輸出頻段靠近和跨越fc／n的頻點(diǎn)(其中n=3，4，5，6，7)。本系統中DDS的輸入頻率為1GHz。因此輸出頻段為50～100 MHz。這樣，輸出頻道附近就不會(huì )出現大的雜散。
2．3 PLL模塊設計
PLL模塊包括ADF4113和輸出帶寬為1～2 GHz壓控振蕩器。ADF4113的內部結構如圖3所示，它由低噪聲數字鑒相器、高精度電荷泵、可編程參考分頻器(R分頻器)、可編程A，B計數器以及雙模分頻器P／P+1組成。其中6位A計數器、13位B計數器與雙模分頻器共同組成了N分頻器，分頻比為N=BP+A。數字鑒相器用來(lái)對R計數器和N計數器的輸出相位進(jìn)行比較，然后輸出一個(gè)與二者相位誤差成正比的誤差電壓。該電壓經(jīng)外部濾波器濾波后可控制外接VCO，從而構成一個(gè)完整的頻率合成器。其輸出頻率為：
其中，fREFIN為參考頻率。本文引用地址：http://dyxdggzs.com/article/180492.htm
評論