低功耗10位100 MHz流水線(xiàn)A／D轉換器設計

由于全差分結構需要共模反饋電路來(lái)穩定輸出的共模電平。常見(jiàn)的開(kāi)關(guān)電容共模反饋電路在兩個(gè)相位時(shí)引入不同的電容負載，這會(huì )增加電路的失真和諧波。而連續型共模反饋電路雖然能夠在雙相時(shí)都正常工作，但同時(shí)會(huì )增加開(kāi)關(guān)電容電路的功耗和影響運放輸出擺幅。
本文采用圖4中的雙相開(kāi)關(guān)電容共模反饋電路，這樣的電路適合本電路采用運放共享技術(shù)以后，運放需要雙相工作的特點(diǎn)。
該共模反饋電路通過(guò)增加2個(gè)電容和三組開(kāi)關(guān)，使得共模反饋電路能雙相工作。其中C1，C2的取值對共模反饋相當重要，較大的C2可以使共模電壓更加精確，而C1和C2的比值又決定了共模反饋建立的時(shí)間。
運算放大器的幾個(gè)性能參數見(jiàn)表1。

2．2 改進(jìn)的柵壓自舉采樣開(kāi)關(guān)
采樣開(kāi)關(guān)對整個(gè)電路的性能有著(zhù)至關(guān)重要的作用，較大的開(kāi)關(guān)會(huì )使得電荷注入、時(shí)鐘饋通效應更加顯著(zhù)，而較小的開(kāi)關(guān)又由于導通電阻過(guò)大，引入一個(gè)極點(diǎn)。
圖5為本文采用的柵壓自舉開(kāi)關(guān)，電路原理為：假設采樣時(shí)鐘的高電平等于電源電壓VDD，低電平為O，那么電路上電一個(gè)時(shí)鐘周期后，C1，C2均充電到VDD。因此M3的柵極低電平為VDD，高電平為2VDD的方波信號。在ψ為高電平時(shí)，M3和M12同時(shí)導通，使電容C3充電至電源電壓VDD。

此時(shí)M10，M7導通，M11的柵極通過(guò)M7和M10與地相連，M11處于斷開(kāi)狀態(tài)。當為低電平時(shí)，M10，M3，M12斷開(kāi)，M8，M9導通，這樣C2上的電壓VDD加到M11的柵源兩端，VGS=VDD。因此ψ為高電平時(shí)，這個(gè)柵壓自舉開(kāi)關(guān)導通，ψ為低電平時(shí)柵壓自舉開(kāi)關(guān)斷開(kāi)。
在此采樣保持電路和前兩級MDAC電路的采樣開(kāi)關(guān)均采用了上圖所示的柵壓自舉開(kāi)關(guān)。結果顯示采用柵壓自舉后的采樣保持電路的線(xiàn)性度大大提高。采用了這樣的采樣開(kāi)關(guān)后，在輸入信號頻率范圍在50 MHz以?xún)?，采樣保持電路的SFDR始終能保持在87 dB以上。較高性能的采樣保持電路也決定了整個(gè)ADC能夠較好地工作在欠采樣情況下。
2．3 動(dòng)態(tài)比較器
由于采用1．5位／級的結構，即使比較器具有較大的失調誤差，數字校正電路還是可以輕易的將這種誤差消除，從而保證了結果的正確性。在本設計中，只要比較器的失調誤差在200 mV范圍之內都可以接受，對比較器的設計要求放寬很多，就極大地提高了設計的靈活性。
動(dòng)態(tài)比較器具有結構簡(jiǎn)單、功耗小、而且可以?xún)戎每烧{翻轉點(diǎn)的特點(diǎn)。但是其缺點(diǎn)是大的失調和回踢噪聲。在此所采用的動(dòng)態(tài)比較器結構如圖6所示。

圖6中M10和M11組成了一個(gè)鎖存器(Latch)，M9和M12用來(lái)復位鎖存器。M1～M4工作在線(xiàn)性區，相當于可調電阻，當輸入信號變化時(shí)，左右支路的等效阻抗也會(huì )發(fā)生變化。當鎖存信號Latch為高電平時(shí)，處于鎖存階段，M5和M6的漏極分別接到Latch的輸出端A點(diǎn)和B點(diǎn)。此時(shí)，M7和M8僅起到了一個(gè)開(kāi)關(guān)的作用，而M3和M4則有加強Latch正反饋的作用，它們的正反饋增益是由M5和M6源極的電阻來(lái)決定的。通過(guò)正反饋，源極電阻小的那路輸出為高，電阻高的那路輸出為低。
比較器的閾值由差分對的電流分配來(lái)決定，文獻給出了詳細的推導，而在實(shí)際設計時(shí)，常需要通過(guò)仿真來(lái)設計比較器的閾值電壓。而本文中需要的閾值電壓為+1／4Vref和-1／4Vref。
仿真結果表明，比較器最高工作頻率能夠達到300 MHz。蒙特卡羅分析表明，比較器的輸入失調在62 mV以?xún)?，滿(mǎn)足1／4Vref的失調范圍要求。