一種抗SEU存儲器電路的FPGA設計
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時(shí)間：2010-11-18
來(lái)源：網(wǎng)絡(luò )
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需要注意的是，擴展漢明碼模式下的地址信號需要進(jìn)行額外的處理。由于本設計采用了128K×16bit的SRAM芯片，它有17位地址信號。但是，正如上面提到過(guò)的，SRAM芯片組中將有4KB的存儲空間工作于TMR模式，還有248KB的存儲空間將工作于擴展漢明碼模式，而248KB的空間需要18位地址信號，這就要求有一個(gè)對地址信號進(jìn)行變換的模塊。當地址小于4KB 時(shí)，電路工作于TMR模式下而無(wú)需對地址進(jìn)行變換；當地址大于等于4 KB同時(shí)小于128 KB時(shí)，電路工作于擴展漢明碼模式，地址信號會(huì )選中第一個(gè)124 Kx(16+8)bit的空間，此時(shí)也無(wú)需地址變換；而當地址大于等于128 KB，電路也工作于擴展漢明碼模式下，此時(shí)地址信號應選中第二個(gè)124 Kx(16+81bit的空間，此時(shí)則應將地址值加上4KB，然后取新的地址的低17位加到第二個(gè)124 Kx (16+8) bit的存儲空間上即可。
在上述TMR和擴展漢明碼模塊的設計中，對出錯數據的回寫(xiě)是設計中的重點(diǎn)和難點(diǎn)，主要應考慮是否回寫(xiě)和何時(shí)回寫(xiě)兩個(gè)問(wèn)題。這兩個(gè)問(wèn)題可由時(shí)序控制模塊來(lái)解決。它主要根據CPU的控制信號，適時(shí)的發(fā)出錯誤標示輸出使能信號flag_oe，從而改變CPU對RAM的讀寫(xiě)狀態(tài)，完成
修正數據的正確回寫(xiě)。
另外，電路中的錯誤標示信號對整體設計的穩定性至關(guān)重要。為了保證錯誤標示信號的穩定，可在雙向傳輸門(mén)B的讀入端加一個(gè)鎖存器，鎖存器的鎖存使能端也可由時(shí)序控制模塊的flag_latch來(lái)控制。
4．3 模式選擇模塊
模式選擇模塊用于接收來(lái)自CPU的配置信號config和片選信號cs_fpga，以便將32位的配置數據寫(xiě)入配置寄存器。該寄存器的低18位數據為模式配置數據，地址信號通過(guò)與該數據進(jìn)行比較，可使小于該地址的存儲器空間工作于TMR模式，大于該地址的存儲空間工作于擴展漢明碼模式。
本電路采用軟件故障注入法來(lái)進(jìn)行電路的有效性驗證，所以，在電路設計中，可將模式配置寄存器的其余14位用于注入外部干擾數據，并將其連接到ctrl_err與add_err信號，以用來(lái)進(jìn)行軟件故障的注入，模擬SEU對電路的影響。
4．4 控制邏輯模塊
該模塊可接收模式選擇模塊的模式信號mode，以對TMR模塊和擴展漢明碼模塊輸出的讀寫(xiě)信號和片選信號進(jìn)行選擇，然后輸出到RAM芯片的引腳上去，從而實(shí)現CPU對RAM的正確訪(fǎng)問(wèn)。尤其是當電路工作于擴展漢明碼模式時(shí)，還需根據地址信號判斷當前對哪個(gè)124 Kx (16+8)bit的存儲空間片選有效。其具體電路如圖5所示。本文引用地址：http://dyxdggzs.com/article/180248.htm
5 結束語(yǔ)
本設計中的抗SEU存儲器的設計可通過(guò)ACTEL的ProAsic系列A3P400 FPGA實(shí)現，并可使用與其配套的Liber08．5 EDA工具進(jìn)行代碼的編輯和原理圖的繪制，并進(jìn)行功能仿真與電路的綜合。通過(guò)仿真可以看到，本設計可以達到預期的目的，它既可實(shí)現存儲器的抗SEU設計，又可以滿(mǎn)足對存儲器使用靈活性的要求，而且具有功能完善、適應性強、電路簡(jiǎn)單等特點(diǎn)，非常適用于星載RAM的抗輻射電路設計。
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