電路系統中的閂鎖效應及其預防設計

摘要：針對CMOS集成電路的閂鎖效應，圍繞實(shí)際應用的電路系統中易發(fā)生閂鎖效應的幾個(gè)方面進(jìn)行了詳細說(shuō)明，提出了采用嚴格的上電時(shí)序、基于光耦的電路隔離設計和熱插拔模塊的接口方法，可以有效地降低發(fā)生閂鎖效應的概率，從而提高電路系統的可靠性。
關(guān)鍵詞：閂鎖效應：上電時(shí)序；光耦；熱插拔

O 引言
毫無(wú)疑問(wèn)，基于CMOS(Complementary Metal-Oxide-Semiconductor)技術(shù)的集成電路是目前廣泛應用的一種電路結構，其主要優(yōu)點(diǎn)是低功耗、較佳的噪聲抑制能力、很高的輸入阻抗等。而且，CMOS所特有的閂鎖效應(latch-up)較早就引起了關(guān)注，在1997年，EIA／JEDEC協(xié)會(huì )就制定了一個(gè)半靜態(tài)的閂鎖效應測試方法，用以測量集成電路產(chǎn)品的抗閂鎖能力，并定義閂鎖效應的失效判定標準。
目前，公認的幾個(gè)引起IC閂鎖效應的內在原因有：
(1)外界信號或者噪聲干擾，一般為I／O口處的信號翻轉易使寄生NPN與PNP獲得正偏狀態(tài)；
(2)寄生三極管的電流放大系數偏大，滿(mǎn)足βn×βp≥1；
(3)襯底和阱內分布電阻分布不合理；
(4)電源能提供的電流大于等于寄生晶閘管的維持電流。
因此，在制造CMOS集成電路時(shí)，可采用如外延襯底、倒摻雜阱、絕緣體基硅外延技術(shù)和保護環(huán)等技術(shù)，以避免閂鎖效應。
具體應用集成電路時(shí)，應避免如下情況：
(1)器件I／O管腳電壓超過(guò)器件供電電壓或低于地電壓；
(2)信號在I／O管腳上電壓或電流變化太快；
(3)器件電源管腳上出現浪涌或跌落。
為克服具體應用時(shí)出現的閂鎖效應，宋慧濱等在功率集成電路的高低壓之間做了一道接地的保護環(huán)，將閂鎖觸發(fā)電壓提高一個(gè)數量級；程曉潔等設計了穩壓器的foldback過(guò)流保護電路，不僅較好地保護穩壓器，降低系統損失的功耗，同時(shí)也降低了可能出現的閂鎖效應概率；王源等提出了一種新型ESD鉗位保護電路結構，以期達到抑制閂鎖效應的目的；張偉功等研究表明：輻射感生的閂鎖與電氣感生的閂鎖在很多方面是相同的，但在觸發(fā)機理和動(dòng)態(tài)行為上存在一定差異，并提出基于LDO的限流技術(shù)，以期在閂鎖效應發(fā)生時(shí)，首先能安全防護不損傷器件，其次能受控恢復。文獻從版圖級、工藝級、電路應用級等三個(gè)方面介紹了抗閂鎖措施，特別指出：具體應用時(shí)，應在電源線(xiàn)較長(cháng)的地方注意電源退耦和對電火花箝位，以及輸入信號不得超過(guò)電源電壓、加限流電阻等方法。這些措施都有助于避免、降低或消除閂鎖的形成。
迄今，盡管閂鎖效應的發(fā)生機理也比較清楚，但由于器件尺寸愈來(lái)愈小，操作頻率愈來(lái)愈快，其承受過(guò)電流的能力持續降低，發(fā)生瞬時(shí)觸發(fā)閂鎖效應的威脅與日俱增，其觸發(fā)機制依然錯綜復雜，很難經(jīng)過(guò)簡(jiǎn)單的安全區計算或簡(jiǎn)單的工藝措施將其避免，閂鎖現象是一個(gè)一直并將繼續影響CMOS器件可靠性的潛在的嚴重問(wèn)題。