基于EMCCD的驅動(dòng)電路設計

EMCCD(Electron MuItiplying Charge Coupled Device)是新一代高質(zhì)量微光成像器件。與傳統CCD(Charge Coupled Device)相比，它采用了片上電子增益技術(shù)，利用片上增益寄存器使圖像信息在電子轉移過(guò)程中得到放大，這使得它在很高的讀出速率下仍具有相對很低的讀出噪聲，能在微光源下高分辨力成像。
EMCCD的這些特性使其在航天微光目標探測、微光生命科學(xué)成像、軍用高性能夜視探測等領(lǐng)域具有極大的應用潛力。EMCCD驅動(dòng)電路是EM-CCD應用的核心技術(shù)，其性能直接影響到成像質(zhì)量。目前常用的時(shí)序產(chǎn)生方法有以下幾種：
(1)直接數字電路驅動(dòng)法。這種方法原理簡(jiǎn)單，容易實(shí)現。但是邏輯設計較復雜，調試非常困難，而且在實(shí)際電路中因使用芯片較多，為整個(gè)系統帶來(lái)不可靠性。
(2)MCU驅動(dòng)法。該方法是通過(guò)編程MCU的I／O端口來(lái)獲得CCD驅動(dòng)脈沖信號的。這種方法的靈活性好，精度也可以很高，對不同的CCD器件只需要修改程序即可。由于CCD的驅動(dòng)頻率為MHz級，使得選用MCU器件的工作頻率必須很高(提高了硬件成本)，同時(shí)因頻繁的中斷和任務(wù)調度使MCU效率很低。
(3)EPROM驅動(dòng)法。這種驅動(dòng)電路一般由晶體震蕩器、計數電路和EPROM存儲器構成。這種驅動(dòng)時(shí)序產(chǎn)生方法，結構簡(jiǎn)單、明確，調試容易，缺點(diǎn)是結構尺寸太大，對于實(shí)現復雜的驅動(dòng)時(shí)序有較大困難。
(4)專(zhuān)用IC驅動(dòng)方法。這種方法就是利用CCD專(zhuān)用IC來(lái)產(chǎn)生時(shí)序，集成度高，功能強，使用方便。對攝像機等視頻領(lǐng)域應用的CCD或三元彩色CCD，這種驅動(dòng)方法是首選。一般由相應的CCD廠(chǎng)家提供。
另一種更有效的方法就是使用CPLD，FPGA等大規?？删幊踢壿嬈骷?shí)現。通過(guò)對該邏輯器件的編程，能實(shí)現任意復雜的時(shí)序邏輯，且調試方便，只使用一片集成電路以及少數外圍器件，故可靠性高。本文即采用這種方法，實(shí)現了CCD97所需的12路驅動(dòng)時(shí)序。

1 CCD97簡(jiǎn)介
CCD97是E2V公司的背照式低照度CCD圖像傳感器，有效像素512X512，像素大小16μm×16 μm，它是幀轉移型CCD，芯片采用反向輸出模式抑制暗電流，其靈敏度高，噪聲控制方面精益求精，由于采用新的輸出放大電路，使它能在11 MHz的像素讀出速率下，以低于1電子／像素的超低噪聲工作，其量子效率高達92．5％。它獲取圖像速度快，具有正常CCD和EMCCD雙讀出模式。在微光成像系統中更具有優(yōu)越性，能實(shí)現真正意義上的24 h實(shí)時(shí)監控。

2 驅動(dòng)電路的設計
2．1 CCD97驅動(dòng)電路的要求
成像區向存儲區的轉移波形如圖1所示。

信號電荷在增益寄存器中的轉移波形如圖2所示。圖2為信號電荷在增益寄存器中的轉移波形，轉移脈沖Rφ2HV的高電平必須先于Rφ1和Rφ2到達，同時(shí)Rφ1和Rφ2需要交替變化。

幀轉移時(shí)序如下：
Iφ與Sφ為幀轉移脈沖，Rφ1，2，3為行轉移脈沖。Iφ與Sφ的典型工作頻率為1 MHz，Rφ的工作頻率為11 MHz。
在Iφ1，2和Iφ3，4反向時(shí)序下，將成像區圖像信號逐行轉移至存儲區。需要轉移的行數為512+8+8=528。
行轉移時(shí)序圖：
與幀轉移結束，在轉移時(shí)序Rφ1，2，3以及RφHV的時(shí)序作用下，存儲區的圖像以行為單位進(jìn)行轉移，逐像素通過(guò)移位寄存器組，然后從讀出放大器讀出(EMCCD讀出模式)，其操作時(shí)序如圖3所示。

CCD97所需的電壓和波形如表1所示。

由CPLD，FPGA等可編程器件發(fā)生的時(shí)序邏輯冒充為T(mén)TL型，要想它能驅動(dòng)CCD97工作，必須按照表1進(jìn)行電平轉換。
2．2 驅動(dòng)電路的設計
該系統選用的FPGA芯片為Altera公司Cyclone系列的FPGAEP1C3T100，其有100個(gè)管腳封裝，I／O的電源為3．3 V，內核電壓為1．5 V，有1個(gè)鎖相環(huán)(PLL)，2個(gè)專(zhuān)用全局時(shí)鐘輸入管腳CLK0、CLK1，5個(gè)雙重用途時(shí)鐘管腳DPCLK。EP1C3T100是SRAM型的可編程邏輯器件，本身并不能固化程序，因此需要通過(guò)一片FLASH結構的配置芯片來(lái)存儲邏輯配置信息。從Altera公司提供的數據手冊，可知Cyclone系列的FPGA僅支持EPCS1，EPCS4以及EPCS16。而選用的EP1C3T100中，其原始二進(jìn)制文件大小為627 376 b，使用EPCS1(1 048 576 b)的配置芯片。使用EPCS配置芯片在主動(dòng)串行模式(AS)下(MSEL[0．．1]置地)，即可實(shí)現上電后，將存儲器件中的數據傳送到EP1C3T100中。系統通過(guò)ARM加載驅動(dòng)程序實(shí)現對FPGA的配置，驅動(dòng)FPGA產(chǎn)生CCD的工作時(shí)序。本系統選用Atmel公司的AT91RM9200的處理器。它是基于ARM920T內核，主頻為180 MHz，運行性能可達200 MIPS，擁有獨立的16 KB指令和數據Cache，并配備有16 KB的SRAM以及128 KB的ROM。
EP1C3T100芯片內含1個(gè)PLL，外接40 MHz有源晶振為PLL提供時(shí)鐘。時(shí)鐘模塊通過(guò)QliartusⅡ的megafunctions下的altpll配置生成。采用非補償模式，輸入／輸出時(shí)鐘比為5：1，輸出的2路時(shí)鐘c0，c1均為200 MHz。其中c0為clk_gen模塊提供基礎時(shí)鐘。同時(shí)c1產(chǎn)生相位需要調整的Rφ2HV，用以滿(mǎn)足CCD97增益寄存器轉移過(guò)程中的嚴格時(shí)序要求。
在FPGA時(shí)序發(fā)生設計中，依照CCD97工作的流程，進(jìn)行逆序設計。從最高頻率的像素移位讀出時(shí)鐘到行轉移時(shí)鐘最后到幀轉移這樣的流程進(jìn)行設計?？驁D如圖4所示。