應用于負電源的電平位移電路及器件設計

摘要：本文設計了一種應用于負電源的電平位移電路。實(shí)現從0～8V低壓邏輯輸入到8～-100V高壓驅動(dòng)輸出的轉換。分析了該電路的結構和工作原理?；诖?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/電路">電路結構設計了滿(mǎn)足應用要求的高壓薄膜SOI LDMOS器件。分析了器件的工作狀態(tài)以及耐壓機理，并利用工藝器件聯(lián)合仿真對器件的電學(xué)特性進(jìn)行了優(yōu)化設計。
關(guān)鍵詞：電平位移；薄膜SOI；LDMOS；負電源；開(kāi)態(tài)擊穿電壓

隨著(zhù)智能功率IC的發(fā)展．其應用領(lǐng)域和功能都在不斷地擴展。而作為智能功率IC中的重要一類(lèi)柵驅動(dòng)IC在功率開(kāi)關(guān)、顯示驅動(dòng)等領(lǐng)域得到廣泛應用。在柵驅動(dòng)電路中需要電平位移電路來(lái)實(shí)現從低壓控制輸入到高壓驅動(dòng)輸出的電平轉換。而在一些領(lǐng)域如SOC中的待機模式激活、ESD保護等需要能工作在負電源的電平位移電路。
SOI(Silicon-On-Insulator)技術(shù)以其高速、低功耗、高集成度、極小的寄生效應以及良好的隔離等特點(diǎn)，在集成電路設計應用中倍受青睞。其優(yōu)良的介質(zhì)隔離性能使得智能功率IC中高低壓器件的隔離更為完善。
本文基于SOI高壓集成技術(shù)設計了電源電壓為8～-100V的電平位移電路，并對電路中的核心LDMOS器件進(jìn)行了設計和模擬仿真優(yōu)化。

1 電路結構
傳統正電源應用的電平位移電路結構如圖1(a)所示。L1、L2、L3是由邏輯電路部分產(chǎn)生的低壓時(shí)序控制信號，N1、N2、N3為高壓nLDMOS器件，P1、P2、P3為高壓平pLDMOS器件。由P1，P2和N1、N2構成的電平位移單元將L1、L2的低壓邏輯信號轉變?yōu)榭梢钥刂芇3管的高壓電平，與L3一起控制由P3和N3組成的反向輸出級，從而實(shí)現從低壓邏輯信號到高壓驅動(dòng)輸出的轉換。

在正電源電平位移電路中，由于nLDMOS的源極為低壓，所以可以通過(guò)低壓邏輯部分來(lái)控制其開(kāi)關(guān)狀態(tài)，而源極為高壓的pLDMOS則通過(guò)電平位移來(lái)控制。當高壓驅動(dòng)電壓為8～-00V，低壓邏輯部分工作電壓為0～8V時(shí)，電平位移轉換部分的電壓分布本身沒(méi)有改變，但是在和低壓控制端接合時(shí)，與傳統的正電源相比電平發(fā)生了改變，就需要重新設計低壓邏輯的控制方式。此時(shí)，nLDMOS的源極為-100V電壓，顯然不能通過(guò)低壓邏輯控制部分的0～8V電壓來(lái)實(shí)現控制，而pLDMOS的源極為8V電源。因此采用了低壓邏輯輸出直接控制pLDMOS，而nLDMOS則通過(guò)電平位移來(lái)控制的方法，如圖1(b)所示。