一種單級長(cháng)延時(shí)電路的設計

摘要：設計了一款單級長(cháng)延時(shí)產(chǎn)生電路。此長(cháng)延時(shí)產(chǎn)生電路，對輸入的低脈寬寬度沒(méi)有要求，一次展寬到位，同時(shí)通過(guò)精準的電流源設計，采用工藝偏差比較小的電容，消耗極小的版圖面積，提高了信號精度，電路在TSMC0．35微米工藝得到驗證，達到設計效果。
關(guān)鍵詞：延時(shí)；脈寬；異步時(shí)序；只讀存儲器

調查顯示，在整個(gè)世界范圍內，存儲器芯片的交易大概占了半導體交易的三分之一，存儲器成為數字產(chǎn)品中重要組成部分。存儲器的存儲速度、功耗成為存儲器芯片研發(fā)中重要指標。存儲器電路根據不同的應用和不同的存儲方式分成了各種不同的種類(lèi)，包括SRAM，DRAM，ROM．EPROM，FLASH和FRAM等。隨著(zhù)電子設備的發(fā)展，電子設備的存儲容量越做越大，存儲密度也越來(lái)越高。存儲密度的不斷發(fā)展，快速推動(dòng)了半導體工藝的發(fā)展，使半導體工藝的特征尺寸越做越小。同時(shí)存儲器基本單元結構也不斷創(chuàng )新和縮小，從典型的8T、6T到一個(gè)單管。
隨著(zhù)特征尺寸的減小，芯片存儲密度的增大，仔儲器讀寫(xiě)速度的不斷提高，存儲器瀆寫(xiě)時(shí)位線(xiàn)上的寄生電容越來(lái)越成為芯片讀取速度的關(guān)鍵。大的位線(xiàn)電容導致讀取數據時(shí)，電容的充放電變得緩慢，嚴重制約著(zhù)存儲器讀寫(xiě)速度?，F在大規模的存儲器的數據讀寫(xiě)，一般都需要上下預充電和靈敏放大器的參與。靈敏放大器的類(lèi)型分為：電壓靈敏放大器和電流靈敏放大器。上下預充電和靈敏放大器的應用使存儲器的讀寫(xiě)一般都采用異步時(shí)序進(jìn)行讀寫(xiě)。先通過(guò)地址檢測器，產(chǎn)生地址檢測信號，再使用地址檢測信號產(chǎn)生一些列錯開(kāi)的時(shí)序控制信號?？刂菩盘柗謩e對預充電電路、基本存儲單元、靈敏放大器、輸入輸出鎖存器進(jìn)行異步時(shí)序控制?？刂菩盘栃枰M(jìn)行延遲處理、展寬處理和錯位處理。因存儲器的容量的急劇增大，每一位線(xiàn)上帶的基本存儲單元也相應增加，存儲位線(xiàn)上的電容變得顯著(zhù)。導致靈敏放大器讀寫(xiě)時(shí)間增加。因此預充電的工作和靈敏放大器的工作需要更寬的電平脈沖，同時(shí)靈敏放大器的脈沖要在預充電脈沖之后。用RC延時(shí)產(chǎn)生展寬脈寬，每一級最多展寬到輸入信號脈寬的兩倍。需要多級展寬才能得到適合的寬脈寬。并且用RC產(chǎn)生長(cháng)延時(shí)信號需要幾級RC電路且每一級RC之間還需要有緩沖器，同時(shí)輸入脈沖不能太窄，否則狀態(tài)容易在不同的工藝角上出現飄掉的可能。同時(shí)多級的RC消耗比較大的芯片面積。本文在分析傳統多級RC輸入低脈沖展寬電路原理基礎上，用單級的思想設計了單級長(cháng)延時(shí)電路。

1 傳統多級RC輸入低脈沖展寬電路
1．1 傳統低脈沖展寬電路原理分析
傳統低脈沖展寬電路如圖1所示，輸入Vin為低的窄脈沖，令其脈沖寬度為Win，第一級的輸出V1，令其脈沖寬度為W1，第二級的輸出V2，令其脈沖寬度為W2，第i-1級的輸出為Vi-1，令其脈沖寬度為VOUT，最后輸出脈沖，另其脈沖寬度為WOUT。

則經(jīng)過(guò)第一級的脈寬展寬為：W1=Win+R1C1且R1C1Win。
經(jīng)過(guò)第二級的脈寬展寬為：W2=W1+R2C2且R2C2W1。
經(jīng)過(guò)第i級的脈寬展寬為：Wi-1=Wi-2+Ri-1Ci-1且Ri-1Ci-1Wi-2。
最后輸出脈寬展寬為：WOUT=Wi-1+RiCi且RiCiWi-1。
由上面分析可知，多級RC輸入低脈沖展寬電路，首先對輸入脈沖寬度有要求，如果輸入脈寬太窄，比如說(shuō)1ns的延時(shí)，則要得到12ns的脈寬至少要4級，且每一級的RC延遲要小于這級的輸入低脈沖寬度，否則產(chǎn)生的輸出脈寬在中間將斷開(kāi)，分成兩個(gè)相隔的輸入低脈沖，同時(shí)如果Vin低脈沖太窄，則不能使電容的電壓充到使反相器狀態(tài)發(fā)生翻轉的最低高電平處，則與門(mén)的一端輸入一直為高，另一端為Vin，因此不能使輸入的窄脈沖發(fā)生展寬。
此RC多級脈寬展寬電路，需要耗費比較大的芯片版圖面積。下面假設輸入為1ns的低脈沖，5級RC延時(shí)展寬電路，仿真得到的結果如圖2。

可知窄的低脈沖需要多級才能展開(kāi)到一定的脈沖寬度，而且每一級必須保證RC延遲小于輸入脈沖本身的寬度，否則輸出脈沖不能連續。