一種低電壓低靜態(tài)電流LDO的電路設計（一）

隨著(zhù)過(guò)去幾十年里掌上智能終端快速發(fā)展，低壓差的線(xiàn)性穩壓器(Low Drop-out Regulator,LDO)因其具有低功耗、高的電源抑制比、體積小、電路設計簡(jiǎn)單等優(yōu)點(diǎn)得到大量應用。LDO大部分時(shí)間工作在低負載應用，因此，其在低負載情況下的靜態(tài)電流消耗決定著(zhù)電池的壽命。當今的LDO發(fā)展趨勢是低電壓、低靜態(tài)電流來(lái)延長(cháng)電池使用壽命。然而，低靜態(tài)電流會(huì )導致不穩定性，帶來(lái)大的輸出電壓暫態(tài)變化，必須在靜態(tài)電流和輸出暫態(tài)特性進(jìn)行合理的折中。相比于傳統LDO采用分立結構的帶隙基準電壓源和誤差放大器，本文給出一種創(chuàng )新結構的LDO,將帶隙基準電壓源和誤差放大器兩個(gè)模塊合二為一，因此更容易實(shí)現低靜態(tài)電流消耗，低暫態(tài)電壓變化。

1 LDO電路分析

圖1給出精簡(jiǎn)結構的LDO,僅僅包括4條主要的電流支路，分別是：增益級、緩沖級和2個(gè)PTAT電流源。

相比傳統結構LDO,精簡(jiǎn)結構將帶隙基準電壓源和誤差放大器合二為一，因此在其他性能不變情況下，可將電路靜態(tài)電流消耗減小到原來(lái)1 2 左右。

這個(gè)電路存在兩個(gè)缺點(diǎn)：輸出電壓為帶隙基準電壓不可調;需要使用NPN晶體管，而標準CMOS工藝中并不存在NPN晶體管。由于如今的SoC趨向工作在低電壓環(huán)境，因此這種結構能夠有充足的應用場(chǎng)合。第二個(gè)問(wèn)題在單片設計時(shí)候，采用雙阱CMOS工藝，只需增加一道掩膜工藝，費用增加不多，因此兩個(gè)問(wèn)題實(shí)際應用并不明顯。

1.1 帶隙基準電壓分析

三極管基射級電壓和熱力學(xué)電壓分別具有負、正溫度系數，因此帶隙基準電壓的原理是疊加三極管基射級電壓和熱力學(xué)溫度電壓，達到在室溫下的零溫度系數。

在精簡(jiǎn)LDO結構中，晶體管Q3和電阻R2定義帶隙基準電壓，流過(guò)R2為PTAT電流。通過(guò)鏡像流過(guò)晶體管Q1電流。晶體管Q3偏置到集電極電流。因此，在環(huán)路中，晶體管Q1和Q3將調整到相同的基射級電壓值。尤其環(huán)路比較高的情況下，這種調整是相當精確的。因此，通過(guò)合理設計電阻R2和R3,晶體管Q1,Q2和Q3有相同的集電極電流。因此：

式中：IS 是三極管飽和電流;β2 是晶體管Q2的電流增益;n 是晶體管Q2和Q1射級面積比。通過(guò)式(1)可以得到PTAT電流：

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