電能計量芯片Sigma-Delta ADC降采樣濾波器設計（一）

由于Σ-△為二階調制器，因此，三階CIC 濾波器即可達得很好的抽取效果.假定延遲因子為1,則內部寄存器的長(cháng)度L = (N*(log2R ) + 1) 為19bit.采樣定點(diǎn)算法，內部寄存器量化為Sfix34. En15,輸出為Sfix24. En23.由CIC 濾波器的結構以及幅值響應公式可知，當R 足夠大時(shí)，信號通過(guò)CIC 濾波器時(shí)，幅值將會(huì )被放大[RM]N 倍，此設計中為643 ,因此，需將CIC輸出右移18 位，消除增益對信號的影響.圖3 為通過(guò)MATLAB 仿真得到FS =1792kHz, R = 64,N = 3 的歸一化(0 - 0. 1)幅頻特性曲線(xiàn).

2 半帶濾波器的設計

第二級的抽取濾波器用于衰減經(jīng)過(guò)第一級梳狀濾波器后混疊在基帶內的信號分量和量化噪聲分量.由于電能計量對信號有嚴格的線(xiàn)性相位要求，所以必須采用FIR 型濾波器.半帶濾波器是一種特殊的線(xiàn)性相位濾波器，它的偶數系數都為零(中間位系數為0. 5)，因此其實(shí)現濾波的運算量與同樣長(cháng)度的其它線(xiàn)性相位濾波器相比減少一半，這將進(jìn)一步減小芯片面積.降低電路的功耗.

綜合考慮芯片面積以及系統的頻率響應，HBF 設定為6 階.考慮到正弦信號的高次諧波以及CIC 補償濾波器的通帶頻率，HBF 的通帶頻率設定為2. 5kHz.

由于HBF 的系數值很少，量化精度不夠將影響系統的傳輸特性，仿真到的系數采用Sfix48. En47 Bit,內部乘法器采用Sfix56. En55 Bit 可滿(mǎn)足系統要求，而考慮到補碼定點(diǎn)數加法有可能產(chǎn)生溢出，所以加法器量化為Sfix56. En54 Bit.圖4 為通過(guò)MATLAB 仿真得到的HBF 幅頻特性曲線(xiàn).

HBF 的運算包括乘法以及加法，而乘法運算的功耗最大.傳統的乘法運算采用移位相加的原理，相加次數等于乘數中1 的個(gè)數，因此減少乘數中1 的個(gè)數即可降低乘法電路的功耗.CSD 編碼正好滿(mǎn)足這一要求，經(jīng)過(guò)CSD 編碼后，將乘法系數中1 的個(gè)數降到最低，從而減少加法(或減法)的次數.CSD 編碼含三重值{1,0,-1},編碼原則是從最低有效位開(kāi)始，用100…0(-1) 來(lái)取代所有大于2 的1 序列.例如上述HBF中乘法系數b (3)= 0. 28847028573567002,量化后b(3)= 48′h24EC98258D1E(Sfix48_En47)，則對應的CSD 編碼b (3)= 0+00+0+000-0-00+0+0-00000+0+0-0-00+0-0+00+000-0(“+”表示1,“-”表示負1).

x(n)*b(3) = – (x(n) 1) + x(n) 5 + x(n) 8 – (x(n) 10) + x(n) 12 + … + x(n) 40 + x(n) 《44,因此，經(jīng)CSD 編碼后， b (3)的乘法運算變成只有10 次加法和7 次減法運算，與傳統的移位相加相比，減少了運算的次數，從而降低了HBF 的功耗.