用FIFO設計A/D與DSP之間的接口

關(guān)鍵詞：A/D；DSP；FIFO

１　前言

在使用ＣＣＤ對非透明薄板厚度的測量系統設計中，筆者采用高速Ａ／Ｄ和ＤＳＰ等器件設計信號采集和處理電路來(lái)確定ＣＣＤ的像點(diǎn)位置。其具體電路如圖１所示，該信號采集和處理電路由ＣＣＤ驅動(dòng)電路、加法電路、濾波放大等信號預處理電路、Ａ／Ｄ轉換電路、ＦＩＦＯ、ＤＳＰ電路、時(shí)序與邏輯控制產(chǎn)生電路、ＵＳＢ總線(xiàn)接口電路等組成。其中ＤＳＰ芯片選用ＴＩ公司生產(chǎn)的ＴＭＳ３２０Ｃ６２１１高速數字信號處理芯片?它主要用于對Ａ／Ｄ轉換后的數據進(jìn)行插值和重心算法處理，從而確定ＣＣＤ上像元的位置，然后把處理后的數據通過(guò)ＵＳＢ總線(xiàn)傳輸到ＰＣ機進(jìn)行厚度計算、結果顯示、存儲等后續處理。該電路所需的時(shí)鐘信號和采樣邏輯控制時(shí)序由一片ＦＰＧＡ芯片產(chǎn)生。

當模擬信號由ＡＤＣ轉換成數字信號后，往往都需要輸入ＤＳＰｓ的ＣＰＵ作進(jìn)一步處理。但Ａ／Ｄ轉換后數據輸出與ＤＳＰ的讀外部數據的時(shí)鐘很難精確地配合。即使ＤＳＰ能讀取到外部總線(xiàn)上的數據，由于Ａ／Ｄ速率是４ＭＨｚ，ＤＳＰ外部存儲器時(shí)鐘為９０ＭＨｚ，為了讀到總線(xiàn)上的數據，ＤＳＰ外部存儲器讀寫(xiě)時(shí)鐘也必須控制在４ＭＨｚ，這樣就大大降低了ＤＳＰ的使用效率，同時(shí)再加上ＤＳＰ處理數據也需要一定的時(shí)間，而不能一味地讀取外部數據。所以，為了控制方便，避免數據丟失，設計時(shí)應采用小容量的ＦＩＦＯ作為兩者之間的接口。本設計選用的ＦＩＦＯ芯片是Ｃｙｐｒｅｓｓ公司的ＣＹ７Ｃ４２５－２５ｎｓ。該芯片容量為１ｋ９ｂｉｔ，存取時(shí)間最大為２５ｎｓ，讀寫(xiě)周期最小為３５ｎｓ。該器件具有半滿(mǎn)（ＨＦ）、全滿(mǎn)（ＦＦ）和空（ＥＦ）三個(gè)標志位輸出，可以同時(shí)滿(mǎn)足深度和寬度級聯(lián)的需要。

圖1

２?。模樱信cＦＩＦＯ芯片的工作原理

２．１ ＦＩＦＯ讀寫(xiě)過(guò)程

ＦＩＦＯ的一次讀寫(xiě)過(guò)程如圖２所示，由于ＦＩＦＯ是順序讀取數據，因此?只需提供讀寫(xiě)和其它控制信號線(xiàn)，而不需要一般ＲＡＭ所需的地址線(xiàn)。若將兩路Ａ／Ｄ輸出的數據存入ＦＩＦＯ中，每片ＦＩＦＯ用８ｂｉｔ?兩片ＦＩＦＯ即可級聯(lián)構成１６ｂｉｔ的數據寬度。由于ＦＩＦＯ采用的是５Ｖ供電，所以經(jīng)電壓轉換器件７４ＬＶＴＨ２４４可將５Ｖ數據信號電平轉換成３．３Ｖ，然后與ＤＳＰ的１６Ｂｉｔ外部數據總線(xiàn)相連。再由ＦＩＦＯ的半滿(mǎn)信號ＨＦ作為外部中斷信號，當ＦＩＦＯ存儲器半滿(mǎn)時(shí)，便可由ＨＦ經(jīng)邏輯處理后向ＤＳＰ發(fā)出中斷申請ＩＮＴ４。由于外部ＦＩＦＯ占用著(zhù)ＤＳＰ的ＣＥ０空間，所以讀信號的邏輯關(guān)系為：Ｒ＝ＣＥ０＋ＡＲＥ，啟動(dòng)ＤＳＰ 的ＥＤＭＡ（Ｅｎｈａｎｃｅｄ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）通道傳輸，可將ＦＩＦＯ中的數據讀入內部ＲＡＭ中，這樣，在ＦＩＦＯ輸出數據的同時(shí)，也將Ａ／Ｄ轉換的數據寫(xiě)入了ＦＩＦＯ中，從而達到了同時(shí)讀寫(xiě)的目的。使用ＥＤＭＡ方式傳輸數據的好處在于：ＥＤＭＡ控制器可以獨立于ＣＰＵ工作，從而可方便地實(shí)現片內存儲器、片內外設以及外部存儲空間之間的數據轉移。由外部中斷ＩＮＴ４啟動(dòng)ＥＤＭＡ傳輸，可以大大提高傳輸速率和ＣＰＵ的工作效率。ＤＳＰ讀完２０４８個(gè)數據后即開(kāi)始處理，處理完后便可以在一次掃描結束與下一次掃描尚未開(kāi)始的時(shí)間內將１６Ｂｉｔ計算結果數據輸出，總的處理時(shí)間為一個(gè)幀周期。ＦＩＦＯ的寫(xiě)信號可由ＦＰＧＡ產(chǎn)生，并可在Ａ／Ｄ轉換結束后向ＦＩＦＯ寫(xiě)數據。另外，在每一幀處理之后，還應由ＦＰＧＡ輸出控制信號以對ＦＩＦＯ進(jìn)行初始化，然后重新輸入下一幀數據。

２．２ ＤＳＰ的讀時(shí)序設計

ＤＳＰ可以通過(guò)硬件的ＡＲＤＹ信號和軟件設置來(lái)達到與異步外設之間進(jìn)行通訊的目的。ＤＳＰ工作時(shí)，硬件ＡＲＤＹ信號應始終有效。而如果采用軟件設置方法，則設計時(shí)需要考慮以下幾點(diǎn)：

(１)ＳＥＴＵＰ≥１；

(２)ＳＴＲＯＢＥ≥?ｔａｃｃ＋ｔｓｕ）ＥＣＬＫ；

(３)ＳＴＯＢＥ≥ｔｒｐ ＥＣＬＫ;

(４)ＳＥＴＵＰ＋ＳＴＲＯＢＥ＋ＨＯＬＤ≥ｔｒｃ ＥＣＬＫ;

其中，ＳＥＴＵＰ、ＳＴＲＯＢＥ和ＨＯＬＤ是需要在ＥＭＩＦ ＣＥ０空間控制寄存器中配置的讀信號的三個(gè)狀態(tài)信號；ｔａｃｃ是ＦＩＦＯ的存取時(shí)間（≤２５ｎｓ），ｔｓｕ是數據建立時(shí)間（≥１５ｎｓ），ｔｒｐ是讀脈沖寬度（≥２５ｎｓ），ｔｒｃ是ＦＩＦＯ的讀周期（≥３５ｎｓ）。由于本設計中ＤＳＰ的內部時(shí)鐘為１５０ＭＨｚ，外設時(shí)鐘ＥＣＬＫ為９０ＭＨｚ，所以，最后設定ＳＥＴＵＰ＝１、ＳＴＲＯＢＥ＝２、ＨＯＬＤ＝２來(lái)滿(mǎn)足ＤＳＰ與異步ＦＩＦＯ接口的要求。

２．３ 軟件設計

圖３所示是該系統中ＤＳＰ的軟件流程圖。由于ＴＭＳ３２０Ｃ６２１１采用ＲＯＭ加載的芯片自舉模式，因此，在芯片復位過(guò)程中，ＥＤＭＡ將從位于外部ＣＥ１空間的ＥＥＰＲＯＭ中拷貝１ｋＢ數據到地址０處，并在傳輸結束后，使ＣＰＵ退出復位狀態(tài)，同時(shí)從地址０處開(kāi)始執行指令。由于主程序大小要大于１ｋＢ，所以需要編寫(xiě)ＢＯＯＴ ＬＯＡＤ（大小小于１ｋＢ）程序，以使其在復位后將程序從外部ＥＥＰＲＯＭ拷貝到內部程序ＲＡＭ中運行。在圖３所示的主程序流程圖中，當系統上電復位后，首先應進(jìn)行ＤＳＰ的初始化，接著(zhù)進(jìn)行ＥＤＭＡ的中斷使能和初始化，然后由ＦＩＦＯ的半滿(mǎn)信號啟動(dòng)ＥＤＭＡ傳輸和由其觸發(fā)中斷程序。當傳輸完一組２０４８個(gè)數據后，再根據重心算法求出ＣＣＤ像點(diǎn)的位置，之后便可開(kāi)始下一次循環(huán)。

３　結束語(yǔ)

在高速數據采集電路中，使用ＦＩＦＯ設計ＤＳＰ芯片和Ａ／Ｄ轉換器的接口電路具有設計簡(jiǎn)單、控制方便等優(yōu)點(diǎn)，可大大提高ＤＳＰ的使用效率。