嵌入式視頻系統中SDRAM時(shí)序控制分析

在高速數字視頻系統應用中，使用大容量存儲器實(shí)現數據緩存是一個(gè)必不可少的環(huán)節。SDRAM就是經(jīng)常用到的一種存儲器。

但是，在主芯片與SDRAM之間產(chǎn)生的時(shí)序抖動(dòng)問(wèn)題阻礙了產(chǎn)品的大規模生產(chǎn)。在數字電視接收機的生產(chǎn)實(shí)際應用中，不同廠(chǎng)家的PCB板布線(xiàn)、PCB材料和時(shí)鐘頻率的不同，及SDRAM型號和器件一致性不同等原因，都會(huì )帶來(lái)解碼主芯片與SDRAM間訪(fǎng)問(wèn)時(shí)序的抖動(dòng)問(wèn)題。

本文利用C-NOVA公司數字電視MPEG-2解碼芯片AVIA9700內置的SDRAM控制器所提供的時(shí)序補償機制，設計了一個(gè)方便使用的內存時(shí)序測試軟件工具，利用這個(gè)工具，開(kāi)發(fā)測試人員可在以AVIA9700為解碼器的數字電視接收機設計和生產(chǎn)中進(jìn)行快速診斷，并解決SDRAM的時(shí)序問(wèn)題。

數字電視系統

SDRAM時(shí)序控制

AVIA9700內集成了一個(gè)SDRAM控制器，該控制器提供一套完整的SDRAM接口。AVIA9700與SDRAM接口中的控制線(xiàn)、地址線(xiàn)和數據線(xiàn)都同步在MCLK時(shí)鐘上。圖1是用兩片16位SDRAM組合形成32位數據線(xiàn)的典型連接示意圖。

圖1 SDRAM與AVIA9700典型鏈接示意圖

SDRAM控制線(xiàn)

正確讀寫(xiě)時(shí)序條件

AVIA9700解碼芯片訪(fǎng)問(wèn)SDRAM的時(shí)序如圖2所示。

圖2 AVIA9700訪(fǎng)問(wèn)SDRAM時(shí)序示意圖

要正確訪(fǎng)問(wèn)SDRAM，建立時(shí)間和保持時(shí)間很關(guān)鍵。建立時(shí)間在觸發(fā)器采樣之前，在這段時(shí)間，數據必須保持有效的時(shí)間，否則會(huì )產(chǎn)生setup violation；保持時(shí)間在解發(fā)器開(kāi)始采樣之后，數據必須保持有效的時(shí)間，否則會(huì )產(chǎn)生hold violation。因此，要正確讀寫(xiě)SDRAM的時(shí)序條件，需要滿(mǎn)足以下兩個(gè)公式：

SDRAM_Setup_time_min T_cycle-control_signal_valid_max-control_signal_Delay_max+ clock_delay_min （1）

SDRAM_Hold_time_min control_signal_valid_min + control_signal_delay_min- clock_delay_m_ax （2）

這里，T_cycle 為SDRAM時(shí)鐘周期，Control signal valid為控制信號從時(shí)鐘上升沿到輸出有效時(shí)間，delay為布線(xiàn)所引起的延時(shí)。

對于低頻設計，線(xiàn)互連和板層的影響很小，可以不考慮。當頻率超過(guò)50MHz或信號上升時(shí)間Tr小于6倍傳輸線(xiàn)延時(shí)時(shí)，互連關(guān)系必須以傳輸線(xiàn)理論納入考慮之中，而在評定系統性能時(shí)也必須考慮PCB板材料的電參數。由于A(yíng)VIA9700輸出時(shí)鐘信號MCLK工作在108MHz~148.5MHz之間，所以設計時(shí)必須考慮布線(xiàn)延時(shí)引起的SDRAM時(shí)序問(wèn)題。