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基于A(yíng)RM的高精度數據采集系統設計

作者: 時(shí)間:2012-05-22 來(lái)源:網(wǎng)絡(luò ) 收藏

摘要:針對傳統結構復雜,體積大,成本高的問(wèn)題,了一種的新型、低成本、,并提出了該方案。詳細論述了系統的硬件實(shí)現方案、抗干擾措施及控制時(shí)序,重點(diǎn)分析了并行A/D的工作時(shí)序。實(shí)際應用結果表明,該數據采集系統精度高,體積小,成本低,工作性能強,具有較高的實(shí)用價(jià)值和借鑒意義。

本文引用地址:http://dyxdggzs.com/article/171426.htm

關(guān)鍵詞:;;數據采集系統;抗干擾

目前,高精度數據采集系統的結構普遍采用DSP+FPGA的構架,系統結構復雜,體積大,成本高,不適用于某些領(lǐng)域的小型化、低成本的特殊要求。綜上,了一種結構簡(jiǎn)單,體積小,成本低,采集精度高的數據采集系統,具有非常重要的現實(shí)意義及應用前景,能夠為國內數據采集系統開(kāi)發(fā)提供一定的經(jīng)驗和參考。

1 數據采集處理系統的工作原理和結構

嵌入式微處理器具有外圍配置電路簡(jiǎn)單、體積小、成本低、性能高、可靠性高和外圍硬件資源豐富等優(yōu)點(diǎn),能夠保證數據采集的實(shí)時(shí)性,而且還有較強的數據處理功能,在諸多領(lǐng)域的應用日趨廣泛。本方案中模/數轉換芯片選用16位ADS8364,系統主芯片選用意法半導體公司推出的ARM Cortex-M3系列32位芯片STM32F103ZET6,主頻為72 MHz,工作電壓為2.0~3.6V,I/O電壓為3.3V。112個(gè)通用I/O端口,3個(gè)SPI通信接口,2個(gè)I2C通信接口,5個(gè)USART通信接口,1個(gè)USB接口,1個(gè)CAN通信接口,4個(gè)通用16位定時(shí)器和2個(gè)PWM定時(shí)器,內置512 KB FLASH ROM和64 KB RAM。

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數據采集系統的工作原理:當ARM芯片發(fā)出采集指令的時(shí),將模擬信號采集到主芯片中,并進(jìn)行后續解算,同時(shí)將采集到的信息存貯到外置超大SRAM中,以備后期分析處理。系統結構圖如圖1所示。

2 硬件電路設計

2.1 時(shí)鐘電路設計

主芯片有2個(gè)外部時(shí)鐘源,電路如圖2所示,32.758 kHz的晶體是一個(gè)低速外部晶體,它能為實(shí)時(shí)時(shí)鐘部件(RTC)提供一個(gè)低速但高度精確的時(shí)鐘源。8 MHz外部晶振作為系統的時(shí)鐘源,經(jīng)過(guò)倍頻后變成72 MHz為ARM提供時(shí)鐘。

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2.2 復位電路

系統復位有多種方式:NRST引腳上出現低電平(外部復位);窗口看門(mén)狗計數終止條件(WWDG復位);獨立看門(mén)狗計數中止條件(IWDG復位);軟件重圍(SW復位);低電源管理復位。本方案中采用第一種復位方式,只需在外部加復位開(kāi)關(guān),方式簡(jiǎn)單,便于操作。

2.3 JETG接口

仿真接口為JTAG形式,實(shí)現對STM32F103ZET6的仿真與調試。電路圖如圖3所示。

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