基于SoC的MPEG-4視頻解碼加速器

3　仿真驗證和性能分析

本文的設計流程是首先確定IDCT算法, 并用其C語(yǔ)言描述作為設計規范。然后根據設計規范用verilog RTL 描述硬件, 用verisity公司(已被Cadence公司收購)的E語(yǔ)言搭建驗證環(huán)境, 并將C語(yǔ)言的設計規范嵌入E驗證環(huán)境中, 通過(guò)E語(yǔ)言產(chǎn)生隨機激勵, 同時(shí)發(fā)給verilogRTL和C設計規范, 并將兩者的結果作比較。這樣既保證了硬件實(shí)現和C設計規范完全一致, 又通過(guò)C設范的重用縮短了驗證周期。

我們使用SYNOPSYS 的Design Compiler 對本設計進(jìn)行了綜合, 綜合采用SMIC的0.8um的標準單元庫。結果顯示本設計的關(guān)鍵路徑在反量化處, 因為此處直接使用了一次乘加操作。表3給出了本設計的特性。本設計完成更多解碼功能, 主頻更高, 乘法器更少, 而且引入了可與系統復用的片上內存。

我們分I幀和非I幀兩種情況分析本設計的處理時(shí)間。在處理I 幀時(shí)要進(jìn)行反量化, 不需要運動(dòng)補償疊加。由于反量化是在數據輸入的同時(shí)進(jìn)行的, 所以處理時(shí)間由非零值的寫(xiě)入時(shí)間Tinput , IDCT 計算間Tidct和寫(xiě)回顯存的時(shí)間Toutput三部分組成。這三部分如圖6 (a) 所示的并行處理。在處理非I 幀時(shí), IDCT的結果需要與運動(dòng)補償的結果疊加, 所以處理時(shí)間時(shí)由非零值的寫(xiě)入時(shí)間Tinput , IDCT 計算時(shí)間Tidct,取運動(dòng)補償數據時(shí)間Tfetch , 疊加并寫(xiě)回顯存的時(shí)間Toutput四部分組成。如圖6 (b) 所示的并行處理。

(a)I 幀處理時(shí)間 (b) 非I 幀處理時(shí)間

圖6　處理時(shí)間

其中取運動(dòng)補償的結果和最后寫(xiě)回現存都要占用總線(xiàn)接口, 所以要依次進(jìn)行。從這兩幅圖可以看出, 并行處理使得這兩種情況總的處理時(shí)間是相同的。以行IDCT一般情況15% ,OnlyDC情況70% , Halfzero情況10% 計算, 一個(gè)block 的IDCT 所需的周期Tidct為：

T idct = (0 × 70%+ 14 × 10%+ 20 × 20% ) × 8 + 20 × 8 = 203.2 (個(gè)周期)

如不考慮回寫(xiě)時(shí)由顯存造成的延時(shí),M PEG24加速器處理的處理時(shí)間T 為：

T = Tinput + 6 × Tidct + Toutput = 6 × 64 × 15%+ 6 × 203 + 64 = 1340.8 (周期/宏塊)

4　結論

本文給出了一種應用于嵌入式系統芯片的MPEG-4 解碼加速模塊。本設計面向MPEG-4 簡(jiǎn)單層, 將四個(gè)亮度塊和兩個(gè)色差塊一起并行處理, 使流水線(xiàn)更加緊湊; 由于內部存儲器的帶寬有限, 我們只使用兩個(gè)乘法器完成IDCT , 并使用較小面積的代價(jià)將于IDCT密切相關(guān)的反量化和運動(dòng)補償疊加一起實(shí)現, 這樣進(jìn)一步減少了數據在總線(xiàn)上的傳輸, 更有利于提高速度和減小功耗。本設計在以北京大學(xué)微處理器研究中心UN ITY-1為內核的SoC-UN ITY805+ 中, 已經(jīng)得到應用。實(shí)驗表明可以實(shí)現MPEG-4簡(jiǎn)單層CIF格式的視頻解碼。