LED顯示屏高速數據通訊接口設計
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摘要：本文闡述了利用CYPRESS公司EZ-USB FX2系列USB2.0集成芯片CY7C68013的高速Slave FIFO通用外部接口來(lái)實(shí)現PC機和LED點(diǎn)陣顯示屏間數據通訊的設計方案，給出了其接口電路的硬件原理及底層軟件的設計過(guò)程。
關(guān)鍵詞：USB2.0；CY7C68013;FIFO;LED顯示
１ 引言
ＬＥＤ顯示屏具有亮度高，故障低、能耗少、使用壽命長(cháng)、顯示內容多樣、顯示方式豐富等優(yōu)點(diǎn)，可廣泛用于公路、金融、證券、車(chē)站、碼頭、體育場(chǎng)館等公共場(chǎng)合，其顯示數據通常來(lái)自上位ＰＣ機，這就要求有一個(gè)高速通道來(lái)傳輸大量的顯示數據，ＵＳＢ２．０接口無(wú)疑是一個(gè)很好的解決方案。
ＵＳＢ由總線(xiàn)提供電源，傳輸時(shí)具有ＣＲＣ檢錯、糾錯能力，能實(shí)現真正的實(shí)時(shí)熱插拔，并支持多個(gè)外設連接到同一個(gè)連接器上，從而緩解ＰＣ系統資源沖突，這些突出的優(yōu)點(diǎn)使得ＵＳＢ１．ｘ在ＰＣ機外部設備上得到了廣泛的應用, ＵＳＢ２．０傳輸速度高達４８０Ｍｂ／ｓ，是ＵＳＢ１．ｘ的４０倍,并向下兼容ＵＳＢ１．ｘ。這樣就使得快速大量的數據傳輸得以實(shí)現。
在此強調一下兩個(gè)下文將要用到的概念：ＩＮ端點(diǎn)和ＯＵＴ端點(diǎn)。此處的ＩＮ、ＯＵＴ都是相對于上位ＰＣ機而言，ＩＮ端點(diǎn)指用來(lái)接收上位ＰＣ機數據的端點(diǎn)，ＯＵＴ端點(diǎn)則是往ＰＣ機發(fā)送數據的端點(diǎn)。
２?。茫伲罚茫叮福埃保澈?jiǎn)述
帶高速Ｓｌａｖｅ ＦＩＦＯ通用外部接口的ＣＹ７Ｃ６８０１３是ＣＹＰＲＥＳＳ公司推出的ＵＳＢ２．０集成微處理芯片，片上集成了ＵＳＢ收發(fā)器（ＳＩＥ）、增強型８０５１單片機（其指令系統與普通８０５１單片機完全兼容）及８ｋ程序存儲區? 共有４個(gè)支持ＵＳＢ２．０高速傳輸的“大”端點(diǎn)（２個(gè)ＩＮ端點(diǎn)和２個(gè)ＯＵＴ端點(diǎn)）和４ｋＢ片內ＲＡＭ?該ＲＡＭ 可配置為４個(gè)“大”端點(diǎn)的ＦＩＦＯ，其中２個(gè)“大”端點(diǎn)可以配置為雙、三、四緩沖區（ＦＩＦＯ），一個(gè)“大”端點(diǎn)最大可配置為２ｋＢ ＦＩＦＯ，更重要的是?該芯片提供了兩個(gè)用于實(shí)現ＵＳＢ２．０高速傳輸的可編程外部設備接口以及Ｓｌａｖｅ ＦＩＦＯ和ＧＰＩＦ，這２個(gè)通用外部接口可通過(guò)與４個(gè)“大”端點(diǎn)協(xié)調工作來(lái)實(shí)現ＵＳＢ２．０的高速傳輸，本文只討論 Ｓｌａｖｅ ＦＩＦＯ可編程外部設備接口的應用。
ＣＹ７Ｃ６８０１３有５６ｐｉｎ、１００ｐｉｎ、１２８ｐｉｎ三種封裝，其中５６ｐｉｎ已具備所有ＵＳＢ２．０功能，而１００ｐｉｎ則在５６ｐｉｎ基礎上增加了更多Ｉ／Ｏ和更多ＧＰＩＦ模式下的控制信號，１２８ｐｉｎ又在１００ｐｉｎ基礎上增加了用于擴充數據存儲區的地址總線(xiàn)和數據總線(xiàn)。本應用就是基于可編程外部設備接口Ｓｌａｖｅ ＦＩＦＯ，大量數據傳輸可直接由ＦＰＧＡ處理而無(wú)需擴充外部數據存儲區，在此選擇最經(jīng)濟的５６ｐｉｎ ＣＹ７Ｃ６８０１３ 即可滿(mǎn)足設計要求， 其體系結構如圖１所示。
３ Ｓｌａｖｅ ＦＩＦＯ簡(jiǎn)介
ＣＹ７Ｃ６８０１３ 雖然可以用內置增強型８０５１單片機直接處理ＵＳＢ２．０數據，但這樣會(huì )受到單片機速度的限制而無(wú)法實(shí)現ＵＳＢ２．０的高速傳輸。通常為了解決這一矛盾，可使ＣＹ７Ｃ６８０１３的片上增強型８０５１單片機僅用于輔助處理ＵＳＢ設備請求和設備列舉以及協(xié)調內部“大”端點(diǎn)和外部數據處理設備（如 ＦＰＧＡ，ＡＳＩＣ? ＤＳＰ，ＩＤＥ等）的工作，這樣ＵＳＢ數據流就可繞過(guò)慢速的８０５１單片機而直接從“大”端點(diǎn)ＦＩＦＯ進(jìn)入快速外部主設備或從外部主設備進(jìn)入“大”端點(diǎn)ＦＩＦＯ，以實(shí)現ＵＳＢ２．０高速傳輸。由于ＣＹ７Ｃ６８０１３“大”端點(diǎn)ＦＩＦＯ的讀寫(xiě)是受外部數據處理設備控制的，所以這些ＦＩＦＯ稱(chēng)為 Ｓｌａｖｅ ＦＩＦＯ，上述這種實(shí)現ＵＳＢ２．０高速傳輸的模式稱(chēng)為 Ｓｌａｖｅ ＦＩＦＯ模式。
４ ＣＹ７Ｃ６８０１３固件程序設計
為方便應用開(kāi)發(fā)，ＣＹＰＲＥＳＳ 公司為ＣＹ７Ｃ６８０１３所屬的ＥＺ－ＵＳＢ ＦＸ２系列提供了免費下載的Ｋｅｉｌ Ｃ環(huán)境下的ＵＳＢ固件庫，以及Ｃ５１編寫(xiě)的固件構架程序和一些典型應用的范例程序，這使得開(kāi)發(fā)者只需理解ＵＳＢ數據傳輸原理，而不用鉆入艱深的ＵＳＢ底層協(xié)議就可完成開(kāi)發(fā)，從而大大縮短開(kāi)發(fā)時(shí)間，以便把更多的精力放在外部接口設計上。
下面僅就固件程序設計進(jìn)行論述，整個(gè)固件應用程序通常包含３個(gè)程序文件：
ＤＳＣＲ．Ａ５――設備描述符表文件，該文件詳細記錄了ＵＳＢ外圍設備的相關(guān)信息，這里需要注意的是設備描述符和端點(diǎn)描述符。設備描述符給出了ＵＳＢ的一般信息，其中ＶＩＤ／ＰＩＤ 碼十分重要，上位ＰＣ機根據這個(gè)碼值才能正確加載ＵＳＢ應用設備驅動(dòng)程序。至于端點(diǎn)描述符，每個(gè)端點(diǎn)都有，上位ＰＣ機根據端點(diǎn)描述符的內容來(lái)決定每個(gè)端點(diǎn)的帶寬要求。本設計用１個(gè)“大”端點(diǎn)ＥＰ２來(lái)接收上位ＰＣ機的顯示數據；另用一個(gè)“小”端點(diǎn)ＥＰ１來(lái)處理上位機和通訊接口間開(kāi)發(fā)者自定義的通訊協(xié)議，以使上位機可以在需要的時(shí)候查詢(xún)已被傳送的顯示數據的接收狀況，從而進(jìn)一步保證顯示數據的有序傳輸。
ＦＷ．Ｃ――固件構架程序。該固件構架程序主要用于實(shí)現ＵＳＢ設備列舉的諸多控制傳輸和ＵＳＢ總線(xiàn)協(xié)議的相關(guān)工作，完成了ＵＳＢ與外部兼容設備所需的基本功能。該程序的核心函數 ｖｏｉｄ ＳｅｔｕｐＣｏｍｍａｎｄ?ｖｏｉｄ? 稱(chēng)作設備請求剖析器，用于處理上位ＰＣ機發(fā)送的標準ＵＳＢ設備請求以實(shí)現ＵＳＢ設置命令。
ＡＰＰ．Ｃ ――開(kāi)發(fā)者在相關(guān)范例應用程序的基礎上通過(guò)修改或增加一些應用程序段而形成的面向實(shí)際的應用程序。本應用中主要修改了Ｓｌａｖｅ ＦＩＦＯ的操作方式以使Ｓｌａｖｅ ＦＩＦＯ接收數據的速度能夠達到最大值，所采用的設置方法如下：
通過(guò)寄存器ＥＰ２ＣＦＧ可將ＥＰ２設置為ＯＵＴ端點(diǎn)。當需要首先考慮數據準確性時(shí)，可將該端點(diǎn)傳輸模式設置為批量傳輸，其最大包長(cháng)為５１２字節，４緩沖區（ＦＩＦＯ）。而當需要傳輸視頻數據時(shí)，可將該端點(diǎn)的傳輸模式設置為同步傳輸，最大包長(cháng)１０２４字節，雙緩沖區（ＦＩＦＯ）。
通過(guò)寄存器ＥＰ２ＦＩＦＯＣＦＧ設置下面的內容：將“大”端點(diǎn)ＥＰ２設置為１６位操作模式（一次可以操作２個(gè)字節）以與ＦＤ １６位寬度總線(xiàn)匹配； 再設置該ＯＵＴ端點(diǎn)為ＡＵＴＯＯＵＴ模式，這樣來(lái)自上位ＰＣ機的數據就可以不通過(guò)ＣＹ７Ｃ６８０１３上的８０５１單片機，而是自動(dòng)地填充相應的“大”端點(diǎn)ＦＩＦＯ。
通過(guò)寄存器ＩＦＣＯＮＦＩＧ設置這樣的工作模式：用ＣＹ７Ｃ６８０１３產(chǎn)生４８ＭＨｚ ＩＦＣＬＫ時(shí)鐘，將該時(shí)鐘作為片上ＳｌａｖｅＦＩＦＯ與外部主設備的工作時(shí)鐘；數據的接收與發(fā)送設置為同步讀寫(xiě)方式，這樣在每個(gè)ＩＦＣＬＫ 時(shí)鐘的上升沿就可以讀寫(xiě)２個(gè)字節，從而使數據讀寫(xiě)速度可以達到９６ＭＨｚ ｂｙｔｅ／ｓ。
本設計只使用了ＥＰ２這個(gè)“大”端點(diǎn)，而且 已將其配置為ＡＵＴＯＯＵＴ操作模式。因此，ＣＹ７Ｃ６８０１３可繞過(guò)片上８０５１而自動(dòng)將ＵＳＢ數據接收到ＥＰ２的ＦＩ-ＦＯ中。
需要增加的程序段是ＣＹ７Ｃ６８０１３片內８０５１單片機根據上位機查詢(xún)回應當前數據接收狀況，這個(gè)程序段和普通的８０５１單片機２３２串口通訊程序類(lèi)似，不同的只是原來(lái)的２３２串行口中斷被ＥＰ１ ＩＮ和ＥＰ１ ＯＵＴ這兩個(gè)ＵＳＢ２．０中斷所替換，當ＥＰ１ ＯＵＴ 端點(diǎn)收到上位ＰＣ機發(fā)來(lái)的數據時(shí)，將產(chǎn)生ＥＰ１ ＯＵＴ中斷來(lái)處理接收到的數據；同樣當ＣＹ７Ｃ６８０１３片內８０５１欲發(fā)往上位ＰＣ機的數據已通過(guò)ＥＰ１ ＩＮ發(fā)送完畢時(shí)，也會(huì )產(chǎn)生ＥＰ１ ＩＮ中斷以使片內８０５１可以在該端點(diǎn)放入新的發(fā)送數據。
５ 硬件設計
圖２所示是ＦＰＧＡ與ＣＹ７Ｃ６８０１３ 的連接圖，除將ＩＦＣＬＫ作為ＦＰＧＡ輸入時(shí)鐘外，其它信號均在ＦＰ-ＧＡ和ＣＹ７Ｃ６８０１３之間互連。由于ＦＰＧＡ片內ＲＡＭ很小，本系統還使用了一片１２８ｋ８的高速靜態(tài)ＲＡＭ（型號為ＩＳ６３ＬＶ１０２４，讀寫(xiě)周期為１５ｎｓ）作為數據暫存器。ＦＰＧＡ與ＣＹ７Ｃ６８０１３、ＲＡＭ、ＶＴ６１０３的硬件連接見(jiàn)圖２。
從ＵＳＢ收到的來(lái)自上位ＰＣ機數據最終將被遠端安裝在ＬＥＤ顯示屏屏體內的顯示控制部件中，當ＲＡＭ被填入預定數量的顯示數據時(shí)，ＦＰＧＡ會(huì )從ＲＡＭ中連續取出數據并送到與ＶＴ６１０３連接的４位數據輸出端口，ＶＴ６１０３收到４位數據后，其內部會(huì )自動(dòng)按照ＩＥＥＥ８０２．３規范對該數據進(jìn)行４Ｂ５Ｂ?轉換４位數據數據碼為５位數據碼?重新編碼，然后將５Ｂ碼送擾頻器，再經(jīng)片內整形后輸出給以太網(wǎng)變壓器，以驅動(dòng)五類(lèi)雙絞線(xiàn)并將數據傳給遠端顯示控制部件。
６ 軟件設計
本系統的外部主設備接口邏輯采用ＶＨＤＬ硬件描述語(yǔ)言，利用ＡＬＴＥＲＡ公司ＱＵＡＲＴＵＳ ＩＩ開(kāi)發(fā)平臺進(jìn)行設計。軟件設計是以ＦＰＧＡ為核心的，主要由下面３個(gè)并行執行的部分組成，在此每個(gè)部分分別設計為一個(gè)ＶＨＤＬ進(jìn)程?ｐｒｏｃｅｓｓ?：
進(jìn)程１：外部主設備ＦＰＧＡ同步讀寫(xiě)ＣＹ７Ｃ６８０１３“大”端點(diǎn)ＦＩＦＯ的時(shí)序邏輯? 并把接收到的數據存入ＦＰＧＡ ＦＩＦＯ中。這部分只需要根據Ｓｌａｖｅ ＦＩＦＯ讀寫(xiě)時(shí)序進(jìn)行設計，Ｓｌａｖｅ ＦＩＦＯ時(shí)序圖如圖３所示。
這里需要引起注意的是兩個(gè)建立時(shí)間：其一是ｔＯＥｏｎ，這個(gè)建立時(shí)間是從ＳＬＯＥ拉低到 Ｓｌａｖｅ ＦＩＦＯ數據有效。其二是ｔＳＲＤ ，即從ＳＬＲＤ信號拉低到第１個(gè)同步讀時(shí)鐘上升沿的時(shí)間。這兩個(gè)建立時(shí)間應大于等于ＣＹ７Ｃ６８０１３數據手冊規定的時(shí)間。由于該ＦＰＧＡ有５９９０４ ｂｉｔ的片上ＲＡＭ，這里使用其中４ｋ ｂｙｔｅ的 ＲＡＭ來(lái)生成ＦＩＦＯ結構，這樣從Ｓｌａｖｅ ＦＩＦＯ同步接收到的ＵＳＢ數據就可以直接存入ＦＰＧＡ片上的４ｋ ＦＩ-ＦＯ中。圖４是此進(jìn)程的設計流程圖。
進(jìn)程２：用于完成將ＦＰＧＡ的ＦＩＦＯ中數據寫(xiě)入１２８ｋＢ ＲＡＭ的設計。只要ＦＰＧＡ的ＦＩＦＯ中有數據，則該進(jìn)程啟動(dòng)，ＦＰＧＡ會(huì )連續地把片內ＦＩＦＯ中取出的數據存入片外１２８ｋＢ的高速靜態(tài)ＲＡＭ （ＩＳ６３ＬＶ１０２４）中，這個(gè)片外的１２８ｋＢ ＲＡＭ分為兩個(gè)６４ｋＢ區，兩個(gè)區輪流接收來(lái)自ＦＰＧＡ片內ＦＩＦＯ的數據，當一個(gè)區接收完規定的顯示數據后，ＦＰＧＡ會(huì )置位ｓｅｎｄ ｄａｔａ ｆｌａｇ去啟動(dòng)進(jìn)程３，如果ＦＰＧＡ片內ＦＩＦＯ中還有數據，則ＦＰＧＡ會(huì )把ＲＡＭ切換到另一個(gè)區繼續接收片內ＦＩＦＯ中的數據，其設計流程圖如圖５所示。
其中，ＶＴ６１０３ 接收顯示數據時(shí)序如圖７所示。每次接收４ｂｉｔ后，芯片內部都將自動(dòng)對每次接收到的４ｂｉｔ數據進(jìn)行處理并以１００ＭＨｚ的時(shí)鐘頻率串行差分輸出給以太網(wǎng)變壓器。
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