SEED智能像素總體設計

本文組借鑒國外并行光互連鏈路的經(jīng)驗，應用一維線(xiàn)陣結構的SEED智能像素，將4×4 SEED智能像素制作成1×20 (4×5，一組冗余)線(xiàn)陣結構，設計適合的耦合方式，利用硅片的選擇腐蝕技術(shù)，制作硅基光纖定位夾持器，研 制作為光纖和CMOS-SEED智能像素耦合的公共基準微光學(xué)平臺，.實(shí)現光纖與CMOS-SEED智能像素的光學(xué)耦合。 這種方法的優(yōu)點(diǎn)是可大大減少光路調節的環(huán)節，降低光信號在光路系統中的衰減，提高系統的光互連效率和可靠 性。在CMOS-SEED智能像素中，SEED列陣芯片面積為6 mm×1 mm，光窗口為40μm×40μm，銦柱面積為26μm×26 μm，CMOS-SEED智能像素芯片面積為8 mm×2 mm，像素單元間隔為300 μm，選用cD62.5 gm多模光纖耦合。

4×4 CMOS SEED智能像素光電互連模塊總體框圖如圖1所示。其基本原理如下：從5路輸入光信號經(jīng)光纖耦合到 CMOS SEED智能像素的SEED器件上，由SEED器件探測后，將光信號轉換成電信號，再由CMOS電路放大為適當的邏輯 電平，在15路控制信號作用下，輸出到15個(gè)不同的SEED器件輸出端口，每個(gè)光交換節點(diǎn)包含一個(gè)輸入SEED探測器 件和3個(gè)輸出SEED調制器件，CM0S SEED和耦合光纖有一組冗余。每輸出的三路調制信號組成一組，分別代表另外 三個(gè)光收/發(fā)模塊中傳來(lái)的信息,其中只有一路經(jīng)SEED器件調制后，由CMOS電路選通輸出信息。

圖2為單個(gè)節點(diǎn)光檢測和光調制電路框圖，輸入級為跨阻抗放大。放大后的信號由控制信號決定是否輸出到相應 的SEED調制器。圖3為對應的電路圖，考慮到SEED器件的電容及倒裝焊接引入的附加電容，電路設計時(shí)電容取0.3 pF，設計要求在輸入為10μW左右的光信號時(shí)，工作速率大于100 Mb/s。