一種基于微機的記錄儀硬件設計

引 言
針對目前無(wú)紙記錄儀的發(fā)展趨勢，本課題要攻克以下幾個(gè)主要難點(diǎn)：(1)萬(wàn)能輸入技術(shù)，(2)USB 通信接口技術(shù)，(3)液晶顯示技術(shù)，(4)系統可靠性設計技術(shù)。
1 系統硬件的方案設計
1.1 硬件系統設計的要求
硬件是無(wú)紙記錄儀測控系統實(shí)現實(shí)時(shí)控制的物質(zhì)基礎，它在系統軟件的協(xié)調下運行，實(shí)現對現場(chǎng)生產(chǎn)過(guò)程或被控對象參數的檢測、存儲，間接完成對生產(chǎn)過(guò)程或被控對象的控制任務(wù)。要完成這些任務(wù)依靠單獨的一塊單片機是不可能實(shí)現其復雜的任務(wù)，必須要有足夠的測控接口，這些測控接口及配置的測、控功能電路是與測控要求及測控對象密切相關(guān)的，在一定程度上測控接口功能電路的配置決定了應用系統的技術(shù)性能。根據無(wú)紙記錄儀系統的特點(diǎn)來(lái)增加配置電路是課題的一個(gè)重點(diǎn)。為了完成復雜的功能體系本系統必須增加外設包括：外部設備、傳感器、和變送器、功率放大和執行機構、模擬量輸入通道、開(kāi)關(guān)量輸入和輸出通道、接口電路和以及保證系統運行的電源。在系統中需要設計以微處理器為中心的主控制板，上面應該具備實(shí)現程序固化，數據存儲、顯示輸入和輸出、外圍通訊的接口。[2]外圍通道切換控制板負責控制9 個(gè)通道信號的分時(shí)、限時(shí)輸入，信號處理板――完成信號的放大、縮小和將所有的信號輸入電壓控制在A(yíng)/D 要求輸入的量程范圍內；開(kāi)關(guān)電源是負責向系統提供穩定的、低干擾的、數字和模擬隔離的供電系統；數據輸出板的作用是將數據傳輸到液晶顯示器上顯示成所要求的圖像。
1.2 主控制板的設計
主控制板是整個(gè)系統的靈魂，所有的控制信號的輸入和輸出都是通過(guò)它接收、處理和發(fā)送的。[3]主控制板的設計是圍繞80C196KC 展開(kāi)，根據設計任務(wù)需要主控制板要完成對Ａ／Ｄ的采集數據的讀出，數據存儲，數據運算，當前時(shí)間的跟蹤記錄；對信號放大處理板的控制，按需要發(fā)出切換現場(chǎng)模擬信號的信息保證模擬信號的限時(shí)進(jìn)入處理放大板；同時(shí)還要控制掃描板，負責將9 個(gè)通道的信號依次放入信號處理放大板；還要具有對通訊模塊的接口功能，同時(shí)還要有顯示器接口和存儲卡接口等；為此必須對80C196KC 進(jìn)行外圍擴展，使其具有更多的Ｉ／Ｏ口和更大的存儲空間等。
2 系統主要硬件電路設計
2.1 外圍模數轉換接口設計
2.1.1 萬(wàn)能信號輸入對系統的要求
本無(wú)紙記錄儀系統需要采集處理的信號種類(lèi)很多可以達到35 種，系統要求在每一個(gè)通道都能輸入任意一種信號，同時(shí)系統也只有一個(gè)共用的放大處理板。所以要求信號通過(guò)固態(tài)繼電器的切換輪流限時(shí)進(jìn)入、退出通道，每個(gè)通道的信號在放大處理板上所占用的時(shí)間越短越好，這也要求在處理板上不能有大的電荷元件。在A(yíng)R 系列無(wú)紙記錄儀中，系統將大部分的濾波轉換為程序濾波交A/D 采集芯片處理，這就要求在選擇A/D 芯片必須有良好抗干擾性能。
2.1.2 設計中積分型Ａ／Ｄ的選擇
積分型的A/D 芯片能滿(mǎn)足克服工業(yè)現場(chǎng)干擾信號，于是課題選擇了ICL7109 這款雙積分A/D。A/D 芯片外圍設計如下圖1：

如圖1 所示，ICL7109 內部有一個(gè)14 位(12 位數據和一位極性、一位溢出)的鎖存器和一個(gè)14 位的三態(tài)輸出寄存器，同時(shí)可以很方便地與各種微處理器直接連接，而無(wú)需外部加額外的鎖存器。本系統采用直接接口方式，ICL7109 的MODE 端接地，使7109 工作于直接輸出方式。振蕩器選擇端(即OS 端，24 腳)接地，則7109 的時(shí)鐘振蕩器以晶體振蕩器工作，內部時(shí)鐘等于58 分頻后的振蕩器頻率，ICL7109 時(shí)鐘頻率選擇必須遵循兩個(gè)原則：一種是要求一定的轉換時(shí)間，在無(wú)紙記錄儀希望AD 的轉換時(shí)間越快越好，當然必須在7109 所允許的頻率范圍內，另外一個(gè)原則是抑制干擾要求，根據系統中主要干擾源的頻率來(lái)選擇ICL7109 的時(shí)鐘頻率，為了抑制這種干擾信號要求積分階段的持續時(shí)間為干擾信號周期的整數倍。設干擾信號頻率為Ff，周期為T(mén)F，積分持續時(shí)間為2048TCK=2048/FCK 為抑制Ff 的干擾，
應取
F_ck=2048F_f/K
其中K=1,2,3,4……。K 值取得越大，相應的抗干擾效果就越好，但是要求的轉換周期就加長(cháng)。在本設計中由于要完成抗50HZ 的干擾因素，并且在1 分鐘內要完成10 次AD 轉換結果，取K=1。則可以計算出要求的晶振值。
F_CK=2048×50/1 =102400HZ
由于在IC7109 中有：
F_CK=F_OSC/58
其中FOSC 就是晶振的頻率。計算就可以得到需要的晶振的頻率為5.9392MHZ。
積分時(shí)間=2048×時(shí)間周期=20ms，與50Hz 電源周期相同。積分時(shí)間為電源周期的整數倍，可抑制50Hz 的串模干擾。