一種基于FPGA的DDR SDRAM控制器的設計

當控制器接收到請求發(fā)送數據的命令后，由命令引腳產(chǎn)生相應的Write命令傳送給DDR SDRAM，接下來(lái)會(huì )反饋—個(gè)握手信號ready以告知用戶(hù)端已準備就緒可以繼續接收數據，而接收到的數據通過(guò)dq端口直接傳給DDR SDRAK。經(jīng)過(guò)Modelsim功能仿真Read／Write波形如圖6和圖7所示，結果表明DDR SDRAM能順利地完成讀寫(xiě)、刷新和預充電，行與行、塊與塊之間的交換平穩迅速，無(wú)論是連續還是單個(gè)操作都非常順暢。

3．2 DDR SDRAM控制器的FPGA驗證
設計的DDR SDRAM控制器硬件驗證在A(yíng)ltera公司CycloneII系列的EP2C5Q208C8 FPGA芯片中進(jìn)行，利用在線(xiàn)仿真技術(shù)快速建立芯片設計的硬件模型，然后將設計映射至目標FPGA電路中，通過(guò)加載設定的激勵信號，觀(guān)察所輸出的結果并與所期望的輸出結果進(jìn)行比較，發(fā)現寫(xiě)入和輸出的數據完全吻合。經(jīng)過(guò)綜合，基礎邏輯單元資源占用率為12．33％，引腳資源占用率為62．5％，鎖相環(huán)PLL資源的占有率為50％，流片頻率測試也能達到期望要求，能完全勝任對DDRSDRAM控制。

4 結束語(yǔ)
在研究DDR SDRAM的主要工作特性以及時(shí)序的基礎上，利用Verilog HDL硬件描述語(yǔ)言提出了一種適用于DDR SDRAM的控制器的設計。并且通過(guò)了Modelsim軟件功能仿真、FPGA硬件驗證，結果表明該設計傳輸數據穩定可靠，讀寫(xiě)效率較高，接口電路簡(jiǎn)單，可應用于各種高速度、大容量存儲器場(chǎng)合中。