跳頻收發(fā)系統中的跳頻頻率合成器設計
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AD9850是采用并行傳輸方式從計算機接收頻率和相位控制字的，這是因為考慮到并行方式傳輸的速度比串行方式快?？偣?0位控制字，通過(guò)8位數據總線(xiàn)送到AD9850的輸入寄存器中，需重復5次。在FQUD信號上升沿調入40位控制字，同時(shí)把地址指針復位到第一個(gè)寄存器。接著(zhù)在W_CLK信號的上升沿到來(lái)時(shí)，把最高的8位數據裝入第一個(gè)寄存器，并把地址指針指向下一個(gè)寄存器。這樣，連續5個(gè)W_CLK上升沿后，就把40位控制字都裝入了寄存器，W_CLK信號不再起作用，直到收到復位信號或FQ_UD信號的上升沿時(shí)，才重新開(kāi)始新一輪的數據裝入。鑒相器LMX2306本身就帶有一個(gè)前置雙模分頻器(8／9分頻)和兩個(gè)可編程分頻器N，R，采用串行輸入的方式。在初始化時(shí)只要給N寄存器、R寄存器和F功能寄存器輸入正確的數據，就可以正常工作了。LMX2306的外部環(huán)路濾波器在鎖相環(huán)路中起非常重要的作用，環(huán)路濾波器形式和參數的選取是鎖相環(huán)設計與調試的關(guān)鍵，在很大程度上決了定環(huán)路的噪聲、捕獲和跟蹤性能等。該環(huán)路濾波器選用二階無(wú)源比例積分濾波器，其二階低通濾波器結構如圖3所示。本文引用地址：http://dyxdggzs.com/article/157987.htm
利用美國國半公司提供的PLL環(huán)路濾波器設計軟件Loopfilt可方便地計算出濾波器的參數，如圖4所示。
在實(shí)際電路中，環(huán)路濾波器的參數選定為：
2 跳頻頻率合成器的性能估算
在分析跳頻頻率合成器的性能時(shí)，尤其對于快速跳頻系統來(lái)說(shuō)，頻率分辨率和換頻性能是其中兩個(gè)很重要的指標。
在該方案中，跳頻頻率合成器是由DDS激勵PLL組成的。因DDS的系統時(shí)鐘為96 MHz，則AD9850的輸出頻率fDDS=96 MHz／232△0.022 35 Hz。鎖相環(huán)PLL的輸出頻率為：
式中：Ntotal為環(huán)路總的分頻比。設計中要使最后的輸出頻率fo在410～468 MHz內跳變，頻道間隔為25 kHz。由相關(guān)參考文獻中的公式可算得：R=400 Ω，Ntotal=16 400，即B=2 050，A=0，則編程使fDDS在10～11．414 346 MHz內變化，那么fo將在410～468 MHz內跳變，其頻率分辨率(單位Hz)為：
該跳頻頻率合成器總的跳頻轉換時(shí)間也應該是這兩部分跳頻轉換時(shí)間之和。DDS的換頻時(shí)間很短，對AD9850來(lái)說(shuō)，是ns級的，幾乎可以忽略不計。所以整個(gè)跳頻頻率合成器的跳頻轉換時(shí)間主要由PLL的跳頻轉換時(shí)間決定。
在工程上，PLL的跳頻轉換時(shí)間可以用PLL環(huán)路的最大快捕時(shí)間TLmax做估算：
設計中，ωn=15 000×2π；工程上ξ=0.707，則TLmax△75μs。所以，頻率建立時(shí)間TPLL=75μs，跳頻周期可為750μs，跳頻速率最高可達1 333跳／s，滿(mǎn)足系統設計的1 000跳／s的要求。
3 結語(yǔ)
跳頻頻率合成器是跳頻收發(fā)系統設計的核心，也是技術(shù)實(shí)現的一個(gè)難點(diǎn)。設計中把DDS和PLL的優(yōu)點(diǎn)有機地結合起來(lái)實(shí)現了高速跳頻，摒棄了用直接數字頻率合成DDS輸出頻率不能太高或用鎖相環(huán)PLL合成頻率鎖定時(shí)間較長(cháng)的缺點(diǎn)，滿(mǎn)足了系統設計的要求。
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