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基于TSI578的串行RapidIO交換模塊設計
作者：
時(shí)間：2011-03-28
來(lái)源：網(wǎng)絡(luò )
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1．3 時(shí)鐘設計
TSI578芯片需要3個(gè)時(shí)鐘源，其中一路156．25MHz差分對時(shí)鐘輸入(S_CLK_p／n)用來(lái)控制信號的傳輸速率，另一路100 MHz共模時(shí)鐘信號(P_CLK)用以控制TSI578內部寄存器的訪(fǎng)問(wèn)。另外，由100 MHz的高穩晶振產(chǎn)生的時(shí)鐘信號經(jīng)過(guò)驅動(dòng)芯片后，其中一路可提供P_CLK時(shí)鐘，另外一路經(jīng)過(guò)AD9516芯片產(chǎn)生所需的差分時(shí)鐘信號S_CLK_p／n。RapidIO數據的傳輸波特率可通過(guò)管腳，分別設置為1．25G、2．5G和3．125G。
1．4 復位設計
外部復位信號在輸入后，可與手動(dòng)復位信號一起作為邏輯門(mén)的輸入，邏輯門(mén)的輸出連接至FPGA的復位控制管腳，從FPGA產(chǎn)生的復位信號可直接提供給TSI578以及其它芯片作為復位輸入。
2 基于信號完整性的高速電路板設計
對于高速電路板來(lái)說(shuō)，信號完整性問(wèn)題是非常關(guān)鍵的一個(gè)問(wèn)題。信號完整性設計包括兩個(gè)方面，一個(gè)是原理圖中的信號完整性設計，另一個(gè)是PCB中的信號完整性設計。在原理圖設計中，主要考慮反射和地彈效應。對于以上兩個(gè)效應的處理，可分別采用阻抗匹配和去耦電容兩種方法進(jìn)行處理。為了更好的解決信號完整性問(wèn)題，通常只局限于原理圖設計是遠遠不夠的，更多的工作還在PCB的設計中。PCB中的信號完整性分析包括布線(xiàn)前仿真和布線(xiàn)后仿真，前仿真是指在PCB布局、布線(xiàn)之前，對原理圖中的高速信號進(jìn)行仿真，以考察信號在虛擬的疊層結構與布線(xiàn)參數下的傳輸效果，幫助設計者優(yōu)化出一套適合當前電路的PCB疊層結構、布線(xiàn)阻抗與高速設計規則(線(xiàn)寬、線(xiàn)長(cháng)、間距等)。后仿真則提供批處理仿真功能，它對PCB進(jìn)行整板或關(guān)鍵網(wǎng)絡(luò )進(jìn)行交互式仿真分析，輸出精確的信號波形、電磁輻射頻譜或眼圖，設計者可以修改布線(xiàn)參數后再仿真，從而發(fā)現并改善不合理的布線(xiàn)。本設計中的SRIO信號是關(guān)鍵的高速信號，根據PCB仿真結果設計出的PCB疊層結構和設計規則如表1和表2所列。本文引用地址：http://dyxdggzs.com/article/156523.htm
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