CPLD的串口通信設計

一、硬件電路設計

　　本文選用CPLD 是ALTERA 公司的EPM240T100，結合MAX232 接口芯片進(jìn)行串口通信設計，框圖如下圖1 所示。

　　圖1 CPLD串口通信模塊硬件設計

　　二、VHDL程序模塊設計及描述

　　使用VHDL 對CPLD 進(jìn)行編程，設計3 個(gè)模塊，波特率發(fā)生模塊，接收器，發(fā)送器。

　　1. 波特率發(fā)生模塊

　　波特率發(fā)生器實(shí)際是一個(gè)分頻器，如前所述，本文設計的波特率為19.2kb/ 秒，設計使用的時(shí)鐘頻率為10MHz，所以計數器進(jìn)行計數時(shí)計數到260進(jìn)行翻轉。

　　程序如下(關(guān)鍵部分保留，非必要部分用……代替)：

　　……

　　ENTITY uart IS

　　GENERIC(d_len:INTEGER:=8);

　　PORT (

　　f10MHz:IN STD_LOGIC;-- 系統時(shí)鐘

　　reset:IN STD_LOGIC;-- 復位信號

　　rxd:IN STD_LOGIC; -- 串行接收

　　txd:OUT STD_LOGIC;-- 串行發(fā)送

　　);

　　END uart;

　　ARCHITECTURE behav of uart IS

　　……

　　BEGIN

　　rxds=rxd;

　　PROCESS(f10MHz,reset)

　　-- 設置波特率發(fā)生器 19200kb/s

　　VARIABLE clk19200hz: STD_LOGIC;

　　VARIABLE count:INTEGER RANGE 0 TO 260;

　　BEGIN