CADENCE推出驗證組件集成管理和多語(yǔ)言

      Cadence設計系統公司推出了Universal Verification Components(UVCs)。它是可復用驗證IP（VIP）的一個(gè)新產(chǎn)品，能將兼容性管理和多語(yǔ)言的靈活性與基于模擬的測試環(huán)境先進(jìn)

技術(shù)相集成。UVC能降低質(zhì)量和進(jìn)度延遲的風(fēng)險，以及對特殊協(xié)議專(zhuān)業(yè)技術(shù)的要求。這使得設計公司能將精力集中在自己的核心商業(yè)價(jià)值上－設計差異化。 

       全新的Cadence®驗證組件IP包括一個(gè)獨特的可執行驗證計劃（vPlan），用以驅動(dòng)驗證過(guò)程的管理并自動(dòng)檢驗協(xié)議的兼容性。此外，UVC是業(yè)界唯一的對IEEE支持的所有標準語(yǔ)言提供支持的VIP， 包括用于測試環(huán)境的SystemVerilog 和e，以及用于設計的SystemC、VHDL和ystemVerilog。

       Cadence將推出客戶(hù)最需要的用于協(xié)議的UVC，如ARM公司的AMBA AHB和AXI、PCI Express、以太網(wǎng)和USB等。 UVC擴展了Cadence公司現有的測試環(huán)境驗證IP技術(shù)組合。每一個(gè)UVC都針對協(xié)議規范經(jīng)過(guò)預先驗證，并基于Cadence被業(yè)界肯定的能實(shí)現“即插即用”的Plan-to-Closure 方法學(xué)。借助這種新一代的VIP，客戶(hù)可以使用高度集成的設計方法學(xué)，極大地縮短設計周期，簡(jiǎn)化模塊、芯片和系統級驗證環(huán)境的使用。憑借強大的技術(shù)組合、設計方法學(xué)和基于工藝自動(dòng)化的性能，UVC提供一個(gè)可靠的多語(yǔ)言解決方案，使每一位設計師或驗證師從中受益。 


       “隨著(zhù)設計和驗證挑戰日益復雜，越來(lái)越多的客戶(hù)要求YOGITECH公司與之分享其深入的專(zhuān)有技術(shù)和驗證IP，以改善其生產(chǎn)率和驗證過(guò)程的可預測性，” YOGITECH公司首席執行官Silvano Motto說(shuō)，“作為Cadence驗證聯(lián)盟的長(cháng)期合作伙伴和Incisive驗證IP提供商，我們清楚地看到我們的客戶(hù)在努力實(shí)現協(xié)議兼容和驗證收斂時(shí)，基于vPlan的UVC將帶給他們的巨大價(jià)值?！?nbsp;

       “已有數千個(gè)客戶(hù)項目通過(guò)使用我們的預驗證組件獲得了巨大成功，” Cadence公司驗證部門(mén)全球副總裁Steve Glaser說(shuō)，“我們正利用被業(yè)界肯定的專(zhuān)有技術(shù)，為客戶(hù)提供下一代多語(yǔ)言通用驗證組件，幫助我們的客戶(hù)更快地實(shí)現從計劃到驗證收斂’?！盪VC業(yè)已上市。其客戶(hù)范圍將于2006年第三季度進(jìn)一步擴大。