源同步信號跨時(shí)鐘域采集的兩種方法

異步FIFO采集法

　　再說(shuō)異步FIFO采集法，其實(shí)這種方法沒(méi)什么新奇，只不過(guò)充分利用異步FIFO的同步特性來(lái)完成跨時(shí)鐘域的數據交互。但是其中還是有幾個(gè)非常關(guān)鍵的要點(diǎn)需要提醒設計者注意，無(wú)論如何FIFO的輸入端數據和時(shí)鐘信號（包括控制信號，如有效使能信號等）必須符合FIFO的數據鎖存有效建立和保持時(shí)間，這個(gè)最重要的條件除了需要靠數據源端來(lái)保證外，還需要靠數據鎖存端（FPGA內部）設計者做好時(shí)序上的約束和分析，否則到源端再nice的波形恐怕都無(wú)法保證能夠可靠的被FIFO鎖存。

　　異步FIFO的基本通訊時(shí)序波形如圖5所示。我們關(guān)心的是FIFO的寫(xiě)入。由圖中不難發(fā)現，寫(xiě)入時(shí)鐘wrclk的每個(gè)上升沿會(huì )判斷寫(xiě)入請求信號wrreq是否有效，若是有效則FIFO會(huì )相應的鎖存當前的寫(xiě)入數據data。簡(jiǎn)單來(lái)看，從基本時(shí)序上分析，wrclk的上升沿需要對準wrreq和data的中央，這是外部傳輸過(guò)來(lái)的源信號必須滿(mǎn)足的基本關(guān)系。無(wú)論如何，即便是絞盡腦汁，也要想辦法讓這個(gè)基本關(guān)系得到保證，否則，后面的rdclk、rdreq配合的再默契恐怕都不能得到穩定的q輸出。

　　圖5

　　原型開(kāi)發(fā)的前期，設計者必須首先驗證寫(xiě)入信號的關(guān)系，哪怕是不惜動(dòng)用示波器（⊙n⊙b汗，連示波器都沒(méi)有不要混了），源端給到FPGA輸入端口的信號很多時(shí)候不是那么盡善盡美的，實(shí)踐出真知，測試結果說(shuō)了算。當然了，實(shí)在沒(méi)有先進(jìn)武器又想打勝仗的朋友恐怕只有不停的用代碼測試采集到最穩定的數據了，這有點(diǎn)碰運氣的成分在里面，不是非常推薦。

　　類(lèi)似與開(kāi)篇提到的應用，特權同學(xué)的實(shí)際信號采集如圖6所示，把寫(xiě)入時(shí)鐘Tx Clock和寫(xiě)入請求信號Enable Signal都先用同步時(shí)鐘Rx Clock打了一拍，然后再輸入FIFO中，而數據總線(xiàn)Data Bus則直接送往FIFO。這樣從最終檢測來(lái)看，能夠保證時(shí)鐘的上升沿對準數據和控制信號的中央，相對穩定和安全的把數據送往FIFO中。

　　圖6

　　工程實(shí)踐中往往不是一招一式的生搬硬套理論，一定要抓住最關(guān)鍵的設計要點(diǎn)，并采取各種有效的手段保證設計的實(shí)現。