電力線(xiàn)載波通信的外圍電路設計

在整個(gè)電力載波擴頻通信系統中，放大驅動(dòng)、耦合電路和AGC使用了12 V電源，AD7822和MAX232的工作電平是5 V，時(shí)鐘振蕩器的工作電平是3．3 V，所以需設計一套多電源供電的方案。如圖6所示，12 V電源直接由變壓器產(chǎn)生，5 V電源用LM1117芯片實(shí)現，3．3 V電源由LM25 76匹配獲得。

4 硬件抗干擾措施
系統的穩定性是實(shí)現其功能的前提。在本系統中，因為需要耦合到220 V的電力線(xiàn)上，因此，元件的布局、布線(xiàn)以及電源、地線(xiàn)的處理都將影響電路性能和電磁兼容性能。
結合實(shí)際遇到的干擾情況，本系統的硬件抗干擾措施主要集中在如何提高PCB板的抗干擾性能上。主要采取了以下幾種抗干擾手段：
(1)抑制干擾源。1)在布板時(shí)讓電容、電感的引線(xiàn)盡量短。2)電路板上各個(gè)IC都并接了一個(gè)0．01～0．1μF高頻電容，以減小IC對電源的影響，并且高頻電容的布線(xiàn)、連線(xiàn)靠近電源端并盡量粗短，以免增大電容的等效串聯(lián)電阻，影響濾波效果。3)布線(xiàn)時(shí)都采用45°折角，盡量減少90°折線(xiàn)，以減少高頻噪聲發(fā)射。
(2)切斷干擾傳播路徑。1)充分考慮到電源對系統的影響，采用紋波系數小的電源管理芯片進(jìn)行設計，并給FPGA芯片電源加了濾波電路以減小電源噪聲。2)布線(xiàn)時(shí)使晶振與FPGA芯片引腳盡量靠近，用地線(xiàn)隔離時(shí)鐘區，將晶振外殼接地。3)大功率器件都布線(xiàn)于電路板邊緣，盡量減小它對其他電路的影響。4)在PCB板子上下兩面進(jìn)行大面積鋪銅并接地，以屏蔽電磁干擾。
(3)提高器件抗干擾能力的處理。1)布線(xiàn)時(shí)盡量減少回路環(huán)的面積，以降低感應噪聲。2)加粗電源線(xiàn)和地線(xiàn)的布線(xiàn)以減小壓降、降低耦合噪聲。3)IC和FPGA芯片閑置的I／O口，都予以接地或接電源。4)IC器件多采用貼片，而不是采用分布電容較大的DIP封裝。
此外，在PCB內部處理數模共地的問(wèn)題時(shí)，將板內部數字地和模擬地隔離，只是在PCB與外界連接的接口處，數字地與模擬地使用一個(gè)0 Ω電阻短接。

5 整機功能測試結果分析
最后把外圍電路和調制解調芯片組合起來(lái)進(jìn)行整機功能測試：(1)不帶電導線(xiàn)測試。接收端能準確接收到發(fā)送信號，并將發(fā)送的數據準確顯示出來(lái)，接收端和發(fā)送端具有基本的通信功能，設計方案在整機實(shí)現上可行。(2)雙機低壓變壓器小區內測試。在短距測試時(shí)，一開(kāi)始不能正常接收，于是更改了門(mén)限值，反復測試后可達到正確接收。
在雙機小區內測試時(shí)。發(fā)現當距離較大時(shí)，偶爾會(huì )有誤碼。這是由于隨著(zhù)距離的拉長(cháng)，引入了更多的干擾，必然有多經(jīng)現象發(fā)生，因此信號能量有所損失；同時(shí)接入點(diǎn)有較大的阻抗，對信號也會(huì )有衰減，同時(shí)發(fā)現在晚上，因用電設備減少，負載減輕，干擾減小，通信效果會(huì )比白天好。當加入CRC糾錯冗余編碼后，可以有效的消除誤碼率，實(shí)現正確接收。由于PN碼不長(cháng)，捕獲時(shí)間一般較短，在一個(gè)PN碼周期內便可實(shí)現。
經(jīng)過(guò)測試，在信噪比為-20 dB時(shí)，系統可正常搜索跟蹤，擴頻環(huán)節的接收誤碼率約達10-5左右，工作狀態(tài)穩定，有效提高了在變參信道上的傳輸可靠性。同時(shí)經(jīng)測試，該外圍電路也適用于窄帶調頻方式和其他寬帶擴頻通信方式。在該領(lǐng)域使用，接收誤碼率均在允許范圍內。

6 結束語(yǔ)
該系統貼近實(shí)際電力載波通信特點(diǎn)，力求在滿(mǎn)足要求的基礎上最簡(jiǎn)化原理設計，使之實(shí)用。每個(gè)子系統都參考了相關(guān)的方案，精心挑選、可行性論證、改進(jìn)、設計。其研究成果對于數字信號處理理論及數字通信理論的發(fā)展有著(zhù)一定的意義，同時(shí)還可以應用于無(wú)線(xiàn)通信、有線(xiàn)通信等領(lǐng)域。