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一種嵌入式高性能比較器
作者：
時(shí)間：2010-01-29
來(lái)源：網(wǎng)絡(luò )
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圖 3 為其仿真波形， 兩個(gè)輸入在時(shí)鐘為低電平時(shí)各為其值，當時(shí)鐘轉換成高電平時(shí)兩者相等。
2.2 第二級比較器的結構
比較器 2 與比較器1 的結構基本相同，差別只是在第一級運放的輸入和輸出之間加入了 開(kāi)關(guān)。當控制時(shí)鐘為低電平時(shí)，比較器輸出與異端輸入端接，進(jìn)行失調校準。 假設開(kāi)關(guān) S1,S2注入到電容上的電荷失配量為△Q ，C1=C2=C，則剩余的輸入失調 / OS V ∝ ΔQ C 由此可見(jiàn)，增大C 可以減小剩余失調電壓，但是，增大C 會(huì )延長(cháng)復位和輸出建立時(shí)間， 而且會(huì )增大面積，于是我們折中考慮，選取C=544.5fF[5]。這一級放大器的增益為13。
2.3 第三級比較器的結構
該級比較器仍是由兩級運放構成。第一級運放通過(guò)采用柵極交叉的弱正反饋結構、優(yōu)化 管子的寬長(cháng)比，提高了原有電路的增益，但其代價(jià)是減小了帶寬。本級放大器的增益為730。 第二級運放使用鏡像電路形成單端輸出。
3 結果分析
3.1 整體仿真
本文所論及的比較器采用 SIMC 0.25μm CMOS 工藝模型，選取電源電壓為2.5V，時(shí)鐘 周期為250ns,并且使用Hspice 進(jìn)行瞬態(tài)仿真。設定Vref=1.25V，Vin 每50ns 變化一次，分別為1.2498V，1.2502V，1.25V，1.2502V，1.2498V，其中當0～50ns 時(shí)鐘為高電平時(shí)，比 較器處于失調校準階段。仿真圖4：
3.2 功耗分析
整個(gè)比較器的瞬態(tài)電流值見(jiàn)圖 5，由圖可知，在時(shí)鐘信號跳變時(shí)，會(huì )給瞬態(tài)電流一個(gè)較 大的沖擊，因此降低時(shí)鐘的轉換速率可降低功耗。同時(shí)功耗是電壓和電流的乘積，降低電源 電壓也能達到降低功耗的目的。綜合考慮，本設計采用占空比為1/5、周期為250ns 的時(shí)鐘 信號和2.5V 的電源電壓。另外，本設計結構簡(jiǎn)單，減少了有效MOS 管的數量，這也是降 低功耗的又一大因素。通過(guò)使用 Cadence 的計算工具的到平均電流為3.23μA，功耗為8μW。
4 結論
本文作者的創(chuàng )新點(diǎn)是，將六級比較器級聯(lián)，其中前三級是帶有柵極交叉正反饋的兩級運 算放大器，將信號迅速放大，縮短建立時(shí)間；整個(gè)電路結構簡(jiǎn)單，所占面積??；經(jīng)過(guò)綜合考 慮，本設計采用了周期為250ns 的時(shí)鐘信號和2.5V 的電源電壓，大幅度的減低功耗；引入 了輸入失調校準（IOS）、輸出失調校準（OOS）混合的校準技術(shù)和自清零技術(shù)，提高比較 器精度。該比較器滿(mǎn)足嵌入式10bit 逐次逼近A/D 轉換器高精度、中速、低功耗的性能要求。本文引用地址：http://dyxdggzs.com/article/152113.htm
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