一種嵌入式高性能比較器

1 引言

按一般原理，比較器將輸入信號進(jìn)行比較，得到數字邏輯部分能夠識別的數字信號[1]。 它是A/D 轉換器的核心單元，其精度、速度等指標直接影響整個(gè)A/D 轉換器的性能。在轉換器中通常采用比較器級聯(lián)的結構，這種結構能夠提高速度、保證分辨率、降低延時(shí)和功率 消耗，同時(shí)它對輸入電壓范圍、輸入電阻以及電路面積也有很大的影響。此外，由于器件失 配、電壓范圍受限制等影響精度的因素的存在，引入失調校準技術(shù)則是必不可少的步驟[2-8]。

就一個(gè)速度為 1MS/s、10-bit 的逐次逼近型A/D 轉換器來(lái)說(shuō)，其比較器的精度要求至少應達到1/2LSB，即0.5mV，轉換速率在10MHz 以上[2]?？紤]到設計余量，本文所論及的比 較器能夠分辨0.2mV 的電壓，速度能達到20MHz，而功耗僅為8μW，其能滿(mǎn)足嵌入式A/D 轉換器高精度、中速，低功耗之性能要求的優(yōu)勢顯而易見(jiàn)。 在本文中，我們首先介紹比較器的基本結構，稍后再對比較器各級的具體電路加以分析， 最后給出結果分析。

2 電路結構分析

級聯(lián)結構的比較器逐級放大輸入信號，使之放大到數字電路可以識別的幅度。這樣就可 以避免由于比較器增益過(guò)大而引起的運行不穩定現象。但是，對于一個(gè)逐次逼近型的A/D 轉換器，為保證一定的速度，比較器級聯(lián)的個(gè)數m 也要符合一定的規則。

利用公式 m ≈ ln(1/ r)，最終得到m=6,其中r 是分辨率，這里就是1/1024[3]。比較器的恢復時(shí)間是制 約響應速度的一大因素，本設計中單級比較器的恢復時(shí)間為15ns，而級聯(lián)后為1ns，恢復時(shí) 間明顯縮短，且遠小于時(shí)鐘周期的一半，保證比較器可靠的工作。

本文設計的比較器，其前三級是帶有正反饋的差分放大器，它能夠迅速將輸入信號建立 到數字電路可以處理的幅度，而且它結構簡(jiǎn)單，對中、高速比較器來(lái)說(shuō)是較好的選擇[4]，而 與此相比，電路后三級則是簡(jiǎn)單的反相器。

另一方面，為達到10-bit 的分辨率，比較器之間都采用了電容耦合，通過(guò)將貯存在電容 上的失調電壓與輸入疊加來(lái)消除失調電壓。本設計采用的是一種混合的失調校準技術(shù)，即它 同時(shí)使用了輸入失調校準（IOS）和輸出失調校準（OOS）技術(shù)。IOS 是通過(guò)組成單位增益 將失調電壓貯存在輸入耦合電容，而OOS 則是通過(guò)將輸入短接，把失調電壓存儲在輸出耦 合電容。對于相同的前置放大器，引用OOS 方法可以得到更小的剩余失調電壓，并且OOS 要比IOS 中的偶合電容小，但是，OOS 的方法通常對前置放大器的增益有著(zhù)嚴格的控制， 而IOS 方法中所組成的反饋結構，能夠促使前置放大器進(jìn)入工作區。因此，人們通常采用 兩種方法的多級結構[5]。

2.1 第一級比較器結構

為了減小比較器小信號輸出的建立時(shí)間，通常的規則是要求第一級比較器具備一定的增 益和足夠大的帶寬[3]。柵極交叉的正反饋可以很大程度的提高電路增益，但是為了更好達到 指標，本設計采用兩級運放構成的比較器。

結構如圖 1 所示， M1，M2 組成出入差分對，M5，M7，M6，M8 構成柵極交叉的、帶 有正反饋的負載，這樣的狀態(tài)可以提高電路的增益，而且M5 和M6 要比M7 和M8 的跨導 小，使得這個(gè)電路構成弱反饋。至于M3，M4，它們則構成第二級正反饋[6]。通過(guò)優(yōu)化正反饋中M3~M8 的寬長(cháng)比，還可以達到減小靜態(tài)電流，減小相應功耗的目的。


對其進(jìn)行交流仿真，得到第一級的增益為 20dB，帶寬為62.5MHz，性能明顯優(yōu)于一級 運放，驗證了選擇的正確性。

此外，第一級比較器只采用輸出失調校準技術(shù)（OOS），并且失調電壓是通過(guò)放大后存 儲在電容上的，在這種情況下，就很容易出現耦合電容飽和現象。為了防止這種結果的產(chǎn)生， 設計者必須要嚴格的控制第一級的增益[5]。由圖知，這一級比較器是通過(guò)兩級運放實(shí)現。那么首先計算第一級的直流電壓增益。假設