嵌入式系統的PCI Express時(shí)鐘分配

系統中其它所有的卡將禁用板上時(shí)鐘發(fā)生器，形成基準時(shí)鐘線(xiàn)跡的三態(tài)驅動(dòng)器，并接收來(lái)自背板的基準時(shí)鐘。隨后，這將通過(guò)基于PLL的ZDB提高到板上所需和分配的基準時(shí)鐘頻率，并將劃分了的基準時(shí)鐘驅動(dòng)到系統的其它卡上。系統其它所有的卡將失去對板上時(shí)鐘發(fā)電器的使用，形成基準時(shí)鐘線(xiàn)跡三態(tài)驅動(dòng)器，并接收來(lái)自背板的基準時(shí)鐘。這將通過(guò)基于PLL的ZDB提高到板上和分配所需的基準時(shí)鐘頻率。接收和提高來(lái)自背板的基準時(shí)鐘的電路通常在主卡上，如果需要，可以用來(lái)生成所需的另一個(gè)基準時(shí)鐘頻率。為了實(shí)現PCIe所需的低抖動(dòng)，IDT FemtoClock PLL技術(shù)可用于時(shí)鐘合成器和ZDB。

像這種設計的最主要難點(diǎn)之一在于，PLL雖然可以過(guò)濾掉頻率高于PLL本身環(huán)路帶寬的噪聲信號，但在低于PLL環(huán)路帶寬的低頻部分，卻增加了很多在調制頻率附近的附加抖動(dòng)。另外，由于PLL無(wú)法完全跟蹤基準時(shí)鐘輸入的相位和頻率變化，從而引起跟蹤偏移。像這種包含兩個(gè)以上用于頻率生成和轉換的級聯(lián)型PLL的背板PCIe方案必須謹慎對待，以盡量降低相位抖動(dòng)和PLL跟蹤偏移。

PCIe抖動(dòng)的測量

在深入分析這個(gè)解決方案的性能之前，需要先討論PCIe抖動(dòng)性能的分析過(guò)程。 PCIe抖動(dòng)工作組關(guān)注的一個(gè)首要問(wèn)題是確定一個(gè)恰當的基準時(shí)鐘。為了這個(gè)目的，需要考慮基準時(shí)鐘的Tx和Rx PLL及相位插值器的過(guò)濾效果。同時(shí)，為了避免對基準時(shí)鐘規格不足，這些PLL的峰值效應也需要考慮。這一過(guò)程分為四個(gè)主要步驟：

1. 確定每個(gè)周期累積的相位誤差。串行數據傳輸不像并行數據傳輸那樣關(guān)心時(shí)鐘的Cycle-to-Cycle抖動(dòng)和Period抖動(dòng)，串行數據傳輸更關(guān)心累積相位誤。因此，我們必須首先確定每個(gè)時(shí)鐘周期的累積相位誤差。
2. 將離散傅立葉變換（Discrete Fourier Transform，簡(jiǎn)稱(chēng)DFT）用于累積相位誤差數據，從而將時(shí)域的分析轉變到頻域進(jìn)行分析。
3. 將系統轉移函數用于累積相位誤差數據的DFT。
4. 執行逆DFT，使過(guò)濾后的累積相位誤差數據轉回到時(shí)域內，這便是最終結果。

同時(shí)還要注意，通過(guò)設定系統轉移函數s=jω，可以在復雜的頻域實(shí)現PLL系統的過(guò)濾分析。該分析對連續系統很有用，但由于采用相位檢測器和反饋除法器等數字元件，大多數現代PLL方案不是純粹的模擬系統，因而z域數字分析會(huì )更精確。但是，PCI抖動(dòng)工作組的初步研究表明，受s域分析影響的誤差最小，因此s域分析可用于建模。然而，當基頻低于PLL環(huán)路帶寬十倍時(shí)，s域近似值會(huì )顯著(zhù)背離真值。所以系統設計師在選擇PLL時(shí)必須時(shí)刻謹記這一點(diǎn)。

抖動(dòng)測量技巧

測量方法不當很容易得到兩倍以上于正確方法的抖動(dòng)測量值。這里有一些技巧：

從被測器件到示波器都使用屏蔽同軸電纜，并在示波器的輸入端做好恰當的匹配。
1. 如果使用高阻抗探頭，可使用低電容探頭和接地夾，而非電線(xiàn)。
2. 確保你使用了與樣本量一致的最高采樣率。
3. 使示波器屏幕上的縱坐標最大，以便精確地測量電壓。
4. 使顯示器、開(kāi)關(guān)式電源和手機遠離被測器件?？尚袝r(shí)使用線(xiàn)性電源。
5. 當執行差分測量時(shí)，確保兩條電纜已經(jīng)相互糾偏。

IDT解決方案分析

IDT的工程師通過(guò)菊鏈三個(gè)特性描述板以代表子卡：ICS841S32I板，然后是ICS8743008I板，最后一個(gè)也是ICS8743008I板，創(chuàng )建了解決方案的原型，見(jiàn)圖5。在第二個(gè)ICS8743008I輸出時(shí)進(jìn)行測量。卸載來(lái)自示波器的時(shí)鐘周期數據，然后由抖動(dòng)分析腳本進(jìn)行后處理。該腳本可進(jìn)行必要的頻域和時(shí)域分析。

2.5Gbps分析方法的結果為18.91ps。這一結果符合4.5倍的裕量的 86ps的PCIe峰-峰相位抖動(dòng)指標。對于5.0Gbps操作，PCIe規定了rms相位抖動(dòng)，而非峰-峰相位抖動(dòng)。這些結果也超出了規范： 0.52ps rms低頻帶和1.47ps高頻帶與3.1ps規范限制之比。

對于5.0Gbps工作，PCIe為頻域分析規定了兩個(gè)轉移函數和兩個(gè)頻率范圍。第一個(gè)轉移函數的極頻率為5MHz和16MHz，第二個(gè)轉移函數的極頻率為8MHz和16MHz。抖動(dòng)分析所得的兩個(gè)頻段為10KHz-1.5MHz（低頻帶），1.5MHz-Nyquist（高頻帶）。Nyquist表示你的分析達到了基準時(shí)鐘頻率的一半。例如，在100MHz時(shí)，頻域分析將達到 50MHz。分析腳本會(huì )顯示每個(gè)頻率分析頻帶間兩個(gè)轉移函數間的最差情況。

結束語(yǔ)

PCIe標準最初用于定義PC系統，但由于其低引腳數和可擴展的高性能，很快成為幾乎所有應用領(lǐng)域選擇的I/O接口。高速的基準時(shí)鐘給希望利用PCIe元件的嵌入式系統工程師們提出了嚴峻的挑戰。他們需要分配、選擇兩個(gè)不同的、符合規范的基準時(shí)鐘速度。

其中一個(gè)測試解決方案有助于系統利用支持100MHz和125MHz基準時(shí)鐘的元件，并通過(guò)一個(gè)M-LVDS差分對將其分配到系統的所有卡上。這一解決方案也可以對卡進(jìn)行設置，因此這些卡可以在其應用指令下作為主或端點(diǎn)操作，而且能插入系統的任何插槽。另外，這一解決方案降低了背板上基準時(shí)鐘的工作頻率，放寬了該信號的路由限制和串擾性能。只要滿(mǎn)足2.5Gbps和5.0Gbps操作 PCIe規范嚴格的抖動(dòng)要求，所有這些都可以用一個(gè)設計實(shí)現。