錯誤檢測與糾正電路的設計方案

　　EDAC電路必須配合CPU的讀寫(xiě)時(shí)序進(jìn)行工作，不同類(lèi)型CPU的時(shí)序往往是不一樣的。一般來(lái)說(shuō)，總可以分為讀周期和寫(xiě)周期。在寫(xiě)周期時(shí)，按照上面的設計邏輯，根據16位數據位生成6位的校驗字，這時(shí)，數據位是輸入，校驗位是輸出，并在該寫(xiě)周期中將數據位和校驗位都存儲到相應的存儲器位置中去，這種情況比較簡(jiǎn)單。在讀周期時(shí)，情況復雜些，可以設計成三步完成。第一步，在CPU讀信號來(lái)之前，由于存儲器地址和片選信號已經(jīng)有效，可先將數據位和校驗位讀入，這時(shí)，數據位和校驗位都是作為輸入。第二步，在讀信號來(lái)時(shí)，將數據位、校驗位鎖存，同時(shí)進(jìn)行檢測，如果無(wú)錯，則不進(jìn)行任何處理，直接將數據輸出；如果發(fā)現二位錯，則產(chǎn)生中斷；如果是一位錯，在輸出上有所反應，并進(jìn)入下一步。第三步，如果是數據位出錯，將其自動(dòng)更正，并將正確的值再回寫(xiě)到相應的內存地址中，將正確的數據值輸出到數據總線(xiàn)；如果是校驗位出錯，可以直接將正確的數據位輸出到數據總線(xiàn)上。這部分功能是EDAC功能的核心，可以用VHDL語(yǔ)言來(lái)實(shí)現，以下是設計思路。

（1）對輸入的設計

① 數據位和校驗位的輸入。

② 控制端的輸入。經(jīng)過(guò)前面的分析，一共有四種狀態(tài)（寫(xiě)一種狀態(tài)、讀三種狀態(tài)），可以設計兩個(gè)控制端，設為C0、C1。其功能見(jiàn)表2。

（2）對輸出的設計

① 數據位和校驗位的輸出。其中校驗位的輸出在讀周期和寫(xiě)周期有所不同：在寫(xiě)周期校驗位輸出是生成的校驗位；而讀周期就沒(méi)有必要輸出校驗位了，可以設計為輸出伴隨式S。

② 錯誤標記輸出。在應用中，可以設計兩種錯誤標記輸出，分別記為ERR和INT。其中ERR輸出1表示數據位有錯誤產(chǎn)生，包括可自動(dòng)糾正的一位錯誤和兩位或兩位以上錯誤。INT輸出1則表示發(fā)生了兩位或以上錯誤，無(wú)法自動(dòng)糾正，向CPU申請中斷，由CPU進(jìn)行異常處理。

在表2中，總結了上面所描述的功能設計。

表2 EDAC模塊功能表

圖1為EDAC部分邏輯等效圖。

　　由于邏輯關(guān)系已經(jīng)非常明確了，下面討論采用VHDL語(yǔ)言實(shí)現上述EDAC模塊的功能?？梢杂袃煞N方法來(lái)實(shí)現VHDL編程，即RTL級語(yǔ)言描述和行為級語(yǔ)言描述。其中RTL級描述的實(shí)現難度比較大，需要根據前面設計的邏輯功能，轉換為基本的門(mén)來(lái)描述；有效率高和受邏輯綜合軟件的影響小等優(yōu)點(diǎn)，但可讀性差，實(shí)現起來(lái)比較困難。因此我們采用的是行為級描述，根據四個(gè)輸入作敏感量，用一個(gè)進(jìn)程（process）就可以實(shí)現。編程思路是：根據控制端C0和C1進(jìn)行判斷，如果是寫(xiě)周期，直接將輸入的數據相應位進(jìn)行異或后輸出；如果是讀周期，先生成伴隨式S，然后判斷S，用CASE語(yǔ)句執行相應的輸出。需要強調的是在不需要輸出的時(shí)候，要把輸出端用高阻封住。

　　利用這個(gè)EDAC模塊再輔以簡(jiǎn)單的外圍電路就可以實(shí)現較強的EDAC功能，可以把這一部分整個(gè)電路都集成到FPGA中。

3 仿真結果

　　仿真環(huán)境：MAX+plus II 10.0。

　　仿真模擬器件：FLEX 10K系列，EPF10K10LC84-3。

　　信號功能說(shuō)明見(jiàn)表3。

表3 仿真信號說(shuō)明

（1）寫(xiě)周期的仿真

　　圖2所示仿真圖中，275~500 ns仿真了一個(gè)寫(xiě)周期，數據輸入是AA55，而校驗位輸出是00，通過(guò)驗證是符合上面的設計邏輯的。

（2）讀周期的仿真

在讀周期的仿真中，我們模擬了以下四種情況。

① 正確的讀周期：出現在650~975ns，校驗位、數據位都是正確值。

② 數據位出現一位錯誤：圖2中1.25~1.65 μs模擬了數據位產(chǎn)生一位錯誤的情況。數據正確的情況下應該是AA55，但現在d8位發(fā)生了錯誤，讀入的數據變?yōu)锳B55，可以看出數據已經(jīng)被自動(dòng)更正為AA55；同時(shí)，ERR輸出1表明有錯誤發(fā)生，CBOUT輸出為23，即100011，從表 1可以看出是d8位發(fā)生了錯誤。

③ 校驗位出現一位錯誤：圖2中1.8~2.0μs模擬了校驗位產(chǎn)生一位錯誤的情況。校驗位正確的情況下應該是00，但現在C2位發(fā)生了錯誤，讀入的數據變?yōu)?4，可以看出數據沒(méi)變，仍為正確值AA55；同時(shí)，ERR沒(méi)有輸出，CBOUT輸出為04，即000100，從表一可以看出是C2位發(fā)生了錯誤。

④ 發(fā)生了兩位錯誤：圖 2中2.4~2.75μs模擬了數據位產(chǎn)生兩位錯誤的情況。數據正確的情況下應該是AA55，但現在d8位和d0位發(fā)生了錯誤，讀入的數據變?yōu)锳B54，可以看出EDAC電路已經(jīng)無(wú)法自動(dòng)更正。 ERR和INT同時(shí)輸出1表明有多位錯誤發(fā)生，INT信號可以向CPU申請中斷，用中斷服務(wù)程序進(jìn)行異常處理。

　　可以看出仿真結果可以滿(mǎn)足設計時(shí)的思想，能夠起到自動(dòng)糾正一位錯誤和檢測兩位錯誤的功能。

圖2 仿真結果

結 語(yǔ)

　　本文利用糾錯編碼的基本知識，提出了一種簡(jiǎn)單實(shí)用的能自動(dòng)糾正一位錯誤和檢查兩位錯誤的編碼方法，并且通過(guò)VHDL語(yǔ)言編程，用FPGA器件來(lái)實(shí)現。在我們自己的嵌入式系統中，EDAC電路已經(jīng)得到了應用和驗證?，F在越來(lái)越多的嵌入式系統對可靠性要求越來(lái)越高，采用EDAC技術(shù)可以簡(jiǎn)單有效地提高系統的容錯能力；但針對不同系統，EDAC和CPU的時(shí)序配合可能會(huì )有所不同。例如，對于一些時(shí)鐘頻率比較高的CPU，可能需要插入等待周期等等，但由于采用VHDL語(yǔ)言進(jìn)行設計，有很大的靈活性，稍加改動(dòng)就可以滿(mǎn)足不同場(chǎng)合的需求