CPLD設計的CCD信號發(fā)生器技術(shù)

本文設計了一種基于CPLD的可編程高精度CCD信號發(fā)生器。充分利用CPLD的可編程性．模擬出滿(mǎn)足系統要求的CD信號，輸出信號頻率達到1IMHZ。

1 引言

CCD (Charge Coupled Devices)電荷藕合器件是20世紀70年代初發(fā)展起來(lái)的新型半導體器件。目前CCD作為光電傳感器由于其具有體積小、重量輕、功耗小、工作電壓低和抗燒毀等優(yōu)點(diǎn)以及在分辨率、動(dòng)態(tài)范圍、靈敏度、實(shí)時(shí)傳輸、自?huà)呙璧忍匦?，廣泛地應用于攝像材、氣象、航天航空、軍事、醫療以及工業(yè)檢測等眾多領(lǐng)域。

我們需要對CCD相機所獲取的大量高速圖像數據進(jìn)行采集、存儲，以便做后續處理和應用，而進(jìn)行這一系列信號處理之前，目標信號的獲取及所獲信號的質(zhì)量關(guān)系到調試整個(gè)相機系統的關(guān)鍵。在調試相機系統時(shí)，由于調試的系統總有一些不完善的因素，同時(shí)又因為多次的調試也會(huì )增加CCD芯片的風(fēng)險成本，尤其對于比較昂貴的CCD芯片，調試中如若經(jīng)常使用將會(huì )帶來(lái)?yè)p壞的風(fēng)險，因此在調試過(guò)程中對CCD芯片輸出信號的分析和模擬就成為一項極其重要的工作。本文設計了一種基于CPLD的可編程寬頻、高精度CCD信號發(fā)生器。充分利用CPLD 的可編程性，模擬出CCD在各種復雜環(huán)境下的采集信號，同時(shí)滿(mǎn)足系統對波形和時(shí)序的要求， 輸出信號頻率達到11MHz。

2 分析CCD 輸出信號的特點(diǎn)

一個(gè) CCD 信號的輸出序列由復位脈沖開(kāi)始，當FET 開(kāi)關(guān)閉合時(shí)，圖1 中的傳感器電容上的電壓為初始的參考電壓值，這個(gè)參考電壓值被稱(chēng)為復位饋通電平。經(jīng)過(guò)一定的饋通延遲時(shí)間后，這個(gè)電壓值降低，成為真正的復位電平。此時(shí)，FET 開(kāi)關(guān)打開(kāi)，則像素電荷被轉移到這個(gè)電容上，相應的改變了電容上的電壓值。這個(gè)電壓值就是參考電平、像素電平以及一些 噪聲疊加而成的。當CCD 開(kāi)始工作讀取有效信號時(shí)，輸出信號在每個(gè)復位信號的上升沿時(shí)復位，即在輸出信號上出現復位干擾脈沖1,然后回到參考電平2，開(kāi)始讀取積分得來(lái)的是像元信號3。實(shí)際像素寬度為3 的寬度，1、2、3 的寬度和為一個(gè)像素周期，每個(gè)像素的信號幅 度為2 和3 的高度差，這些都是CCD 輸出信號的重要參數。CCD 輸出的信號中包含了較大的直流分量。直流偏置電壓是CCD 正常工作所不可缺少的，其值在幾伏到十幾伏范圍內變化，并且只消耗幾毫安以下的電流，很容易由穩壓電源必要時(shí)經(jīng)電阻或電位器分壓以及電容濾波得到。


圖1 CCD輸出信號

3 硬件結構

整個(gè)系統由數字信號發(fā)生模塊、數模轉換模塊和輸出處理模塊3部分構成。選取CPLD以構成信號發(fā)生模塊，充分利用它的可編程性，構造出CCD在各種復雜環(huán)境下的采集數據，同時(shí)生成與數據信號相匹配的控制信號，控制下級數模轉換模塊的工作。數模轉換模塊接收上級發(fā)送過(guò)來(lái)的數據和控制信號，在控制信號的控制下將數據轉換為模擬信號輸出。由于該模塊的轉換輸出為電流，所以還需要增加一個(gè)轉換模塊將電流轉換為系統所需要的電壓信號，同時(shí)為了滿(mǎn)足系統對信號精度的要求，還需要增加有源和無(wú)源濾波電路模塊。系統框圖如圖2所示，晶振作為CPLD的時(shí)鐘信號（clk）輸入，其它的信號均由其產(chǎn)生。

圖2系統原理框圖

主要工作分為以下幾個(gè)方面：
(1）信號發(fā)生模塊
利用 VHDL 語(yǔ)言設計CCD 輸出圖像信號和時(shí)序控制信號，輸出信號有模擬出來(lái)的數字圖 像信號（10 位并行輸出）和時(shí)序控制信號，主要包括：相關(guān)雙采樣信號，A/D 采樣所需時(shí)序 脈沖信號，行、場(chǎng)同步脈沖信號等。
(2）數模轉換模塊
將模擬的數字信號經(jīng)由數模轉換器得到模擬信號，高速的數模轉換器件一般都是電流查 分輸出，因此需要對輸出的模擬信號進(jìn)行后續處理。
(3）輸出處理模塊
對由 DAC 輸出的模擬信號，通過(guò)運放將其轉換為電壓輸出信號，并進(jìn)行進(jìn)一步處理得 到符合要求的CCD 輸出信號。

4 信號發(fā)生模塊CPLD 的設計

4.1選擇符合要求的CPLD

本設計采用LATTICE公司的ispLSI1032e CPLD，該芯片共有84個(gè)引腳，可用門(mén)數達6000 個(gè)，192個(gè)邏輯單元，可單獨配置為輸入、輸出及雙向工作方式，64個(gè)通用I/O口，其傳輸延時(shí)為7.5ns，最高工作率高達125MHz,可以滿(mǎn)足本設計的要求。該系統要求的輸出頻率為11MHz的相關(guān)雙采樣形式的CCD信號，并且對信號的時(shí)序有著(zhù)嚴格的要求，選用66MHz的晶振，作為 CPLD的時(shí)鐘輸入。

4.2 程序設計

輸出的數字信號要提供給圖像傳感器的下一級采樣系統，符合一定的時(shí)序要求，采樣所 需時(shí)序脈沖信號，輸出信號有模擬CCD 輸出信號，相關(guān)雙采樣信號，故需要A/D 采行同步脈 沖信號等。信號發(fā)生模塊CPLD 部分，我們除了需要產(chǎn)生所有的數字信號之外，還需要為下一部分的數模轉換模塊準備好需要的數據和D/A 時(shí)鐘時(shí)序。
在利用 VHDL 語(yǔ)言在isp 環(huán)境下編程、仿真、調試，得到幾幅模擬灰度圖像和行、場(chǎng)同 步信號。輸出信號有數字圖像信號（10 位并行輸出），D/A 的時(shí)鐘信號(clock1)和寫(xiě)信號 (wrt)，相關(guān)雙采樣信號，行、場(chǎng)同步脈沖信號等。輸入時(shí)鐘信號(clk)為66MHz，行同步信 號row 用來(lái)保證輸出像元的同步。
它的輸出作為模擬CCD 數據產(chǎn)生和D/A 轉換控制模塊的時(shí)鐘輸入。模擬CCD 數據產(chǎn)生模塊輸出的方波信號ccdout[9..0]，經(jīng)過(guò)DAC 變換后，生成CCD 的模擬輸出信號。D/A 轉 換控制模塊生成DAC 的寫(xiě)信號WR 和時(shí)鐘信號CLK，要求D/A 在數據ccdout[9：0]的一個(gè)周 期內采樣轉換高低電平各一次，需要wrt 和clock1 在ccdout[9..0]的高低電平處分別采樣, 為保證clock1 與wrt 信號的相位關(guān)系，令wrt 信號在clk 的上升沿變換，clock1 信號在clk 的下降沿變換，這樣就產(chǎn)生了我們所需要的數據和控制信號。

4.3 仿真結果

本設計實(shí)現了采用VHDL硬件編程語(yǔ)言和CPLD產(chǎn)生系統的數據源信號，包括模擬CCD輸出的模擬信號產(chǎn)生前的一組數字信號和用于下一級所需要的的控制時(shí)序，保證了系統輸出信號的速度和相位關(guān)系。如圖3的仿真波形所示，ccdout[9..0]為模擬的圖像信號，shp、shd為相關(guān)雙采樣信號，clock1、wrt為下一級數模轉換模塊D/A的控制信號。參考脈沖shp和視頻脈沖shd在一個(gè)像元間隔分別采樣一次，最終輸出信號為采集到的參考電平與視頻電平之間的差值，采用相關(guān)雙采樣技術(shù)可以濾除疊加在輸出信號上的復位噪聲。