基于CPLD器件設計的單穩態(tài)電路

　　(5)電路調試簡(jiǎn)單。當需要調整展寬脈沖的寬度時(shí)，不需更換元器件，只要將重新設計、仿真通過(guò)后的JED熔絲圖文件，通過(guò)加載電纜適時(shí)加載到CPLD器件內即可。這在對電路進(jìn)行高、低溫等例行試驗時(shí)變得極為簡(jiǎn)單、方便和高效。

　　從圖1還可以看出，這種單穩態(tài)脈沖展寬電路產(chǎn)生的脈寬精度是小于+或-一個(gè)CP時(shí)鐘周期。若要提高展寬脈沖寬度的精度，可以采用圖3所示的改進(jìn)型單穩態(tài)脈沖展寬電路，即在圖１電路的基礎上，將進(jìn)入isp器件的時(shí)鐘脈沖信號經(jīng)反相器反相后，作為另一個(gè)相同脈寬控制電路的計數器的時(shí)鐘脈沖。

這樣，如果輸入的窄脈沖在時(shí)鐘脈沖的前半周期內到達，則由D6、D7、D8組成的脈寬控制電路先開(kāi)始計數；如果輸入的窄脈沖在時(shí)鐘脈沖的后半周期內到達，則由D2、D3、D4組成的脈寬控制電路先開(kāi)始計數。由于上下兩個(gè)脈寬控制電路的時(shí)間計數值是相同的，故先計數則先結束，后計數則后結束。兩者之差為半個(gè)時(shí)鐘周期值。展寬脈沖信號的寬度，始于輸入窄脈沖的前沿，而止于兩個(gè)脈寬控制電路中最早結束定時(shí)計數的那個(gè)計數器的進(jìn)位脈沖所產(chǎn)生的清零脈沖信號。因此，不管輸入窄脈沖信號的前沿與時(shí)鐘脈沖的相對時(shí)間關(guān)系如何，其輸出展寬脈沖的寬度為脈寬控制電路的時(shí)間計數值與輸入窄脈沖的前沿加上時(shí)鐘脈沖的前沿或后沿之差。盡管脈寬控制計數電路的時(shí)鐘脈沖周期沒(méi)有改變，但由于輸入窄脈沖的前沿與控制計數電路時(shí)鐘脈沖上升沿的最大時(shí)差只有半個(gè)時(shí)鐘脈沖周期(注意：時(shí)鐘脈沖信號的占空比為1:1)，故展寬脈沖信號的寬度誤差小于＂+＂或-半個(gè)時(shí)鐘脈沖周期。圖4是圖3所示電路的時(shí)序仿真波形圖。

　　從時(shí)序仿真波形圖中可以看到，前、后兩個(gè)輸入窄脈沖的前沿與對應的 展寬脈沖信號的前沿之間的延遲時(shí)間是一樣的。而展寬脈沖信號的后沿總是與兩個(gè)脈寬控制計數電路中最先結束計數的那個(gè)計數器的進(jìn)位脈沖所產(chǎn)生的清零 脈沖信號相對應的。從而證實(shí)了采用圖3所示電路所產(chǎn)生的脈沖信號的寬度精確度較圖1所示之電路幾乎提高一倍。在外部條件不變的情況下，提高展寬脈沖信號精度的方法有多種，這里不再一一例舉。

　　在CPLD器件中，可以將輸入的窄脈沖展寬；當然，亦可以將輸入的寬脈沖變窄；或使其具有象54HC123單穩態(tài)觸發(fā)器那樣的延時(shí)和可重觸發(fā)功能。用CPLD器件可以實(shí)現常用單穩態(tài)電路的功能；用FPGA器件，同樣可以實(shí)現上述功能。采用何種器件何種方法，主要看電路設計的技術(shù)指標，設計者所具有的設計環(huán)境和周?chē)娐分兴褂闷骷念?lèi)型?？傊?，隨著(zhù)大規模集成電路產(chǎn)品性能的不斷提高、體積的不斷減小和成本的不斷降低，基于CPLD器件設計的單穩態(tài)電路的性能將大大提高，這種單穩態(tài)電路的應用亦將越來(lái)越廣泛。

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