SOC中多片嵌入式SRAM的DFT實(shí)現方法

2 多片SRAM的MBIST測試結構
基于SMIC 0．13um工藝的OSD (On Screen Display)顯示芯片需嵌入地址位寬為8-bit、數據位寬為512-bit。即大小為256x512bit的SRAM來(lái)存儲大量的客戶(hù)定制字符。由于A(yíng)rtisan的SPSRAM Generator支持的SRAM模型的最大數據位寬為64 bit，故可通過(guò)8片大小為256×64 bit的
SRAM來(lái)實(shí)現。
利用Mentor公司的MBIST Architect選取March3算法可產(chǎn)生兩種MBIST結構。其一為每片256x64 bit的SRAM各生成一套MBIST邏輯，以構建MBIST并行結構，圖2所示為其并行結構示意圖。該方法可對所有MBIST的test_done(完成標志)進(jìn)行“與”操作，以保證所有SRAM都測試結束；fail_h(失效標志)可進(jìn)行“或”操作來(lái)實(shí)現(高有效)，只要有一個(gè)SRAM出現故障即停止測試，否則表明所有SRAM測試都通過(guò)。

第二種方法是針對256×64bit大小的SRAM只生成一套MBIST，然后通過(guò)附加的狀態(tài)機和數字邏輯來(lái)對多片SRAM逐一進(jìn)行測試，即構建如圖3所示的MBIST串行結構。當所測的某一個(gè)SRAM出現故障即停止測試，若所有SRAM測試結束都未有error信號輸出，則表明所有SRAM測試均通過(guò)。

3 結果比較
對于串行MBIST結構，在前端設計時(shí)需要考慮到所有SRAM的大小等情況，而多數設計中，嵌入的SRAM大小各不相同，所以，前端實(shí)現較復雜；復用同一套MBIST結構(如激勵產(chǎn)生結構和比較電路等)雖然節省面積，但為了有利于時(shí)序收斂及繞線(xiàn)，往往需要SRAM靠近與之有邏輯關(guān)系的功能單元，但這會(huì )對芯片整體物理版圖的設計帶來(lái)一定束縛；SRAM數量較大時(shí)，逐一測試顯然能使功耗降到最低，但可能導致測試時(shí)間增長(cháng)，測試成本上升。
對于并行MBIST結構，由于SRAM各成體系，互不相擾，前后端實(shí)現都很容易，芯片測試時(shí)間短，但較之串行MBIST結構，則會(huì )增加芯片面積和功耗，而且其功耗還有可能超過(guò)電源網(wǎng)供電容限而導致芯片燒掉；
兩種實(shí)現方法的結果比較如表1所列。

基于表1，該OSD芯片應采用并行MBIST結構。對多個(gè)不同大小的SRAM MBIST架構，采用串行MBIST結構可以大幅降低面積與功耗，但無(wú)論對于串測還是并測來(lái)說(shuō)，隨著(zhù)數據位寬較大的SRAM (如位寬64 bit)數量的增多，與SRAM直接相連的邏輯會(huì )顯著(zhù)影響掃描測試的覆蓋率。
4 MBIST對掃描測試覆蓋率的影響
DFT設計有可控制性和可觀(guān)測性?xún)蓚€(gè)基本原則，即對DFT設計要求所有輸入邏輯是可控的和輸出邏輯是可測的。不可控邏輯和不可測邏輯對測試覆蓋率提出了很大的挑戰。通?？梢酝ㄟ^(guò)適當添加測試點(diǎn)的方式，使原來(lái)不可控和不可測的邏輯變化反映到掃描鏈上，使之變得間接可控和可觀(guān)測，以提高整個(gè)芯片的測試覆蓋率和測試效率。
Svnopsys公司的TetraMAX ATPG定義的故障覆蓋率(fault coverage)如下：