基于DSP與FPGA的藍牙數據采集系統設計
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前端調理電路的核心是模數轉換,對于模擬信號，傳感器采集的信號經(jīng)調理后需要進(jìn)行模數轉換,然后與FPGA相連。而數字信號則經(jīng)過(guò)調理后可直接與FPGA相連。模數轉換模塊采用TI公司的高速、低功耗、6通道同步采樣的16位模數轉換器ADS8364。ADS8364采用+5 V工作電壓，具有80 dB共模抑制能力的全差分輸入通道，6個(gè)模擬輸入通道(分為A,B,C 3組)可以同時(shí)并行采樣和轉換[2]?？紤]到FPGA可以靈活地改變時(shí)鐘頻率，進(jìn)而改變系統的采樣頻率，所以ADS8364由FPGA提供時(shí)鐘和復位信號,最高頻率為5 MHz，其相應采樣頻率為250 kHz。同時(shí)FPGA還為ADS8364提供
信號。A/D轉換結束后產(chǎn)生轉換結束信號
,通過(guò)FPGA引發(fā)DSP的中斷。在轉換結束后，FPGA將6個(gè)16位的轉換結果讀入SDRAM中。ADS8364的地址/模式信號(A0，A1,A2)決定ADS8364的單通道、周期或FIFO模式的數據讀取方式。將ADD引腳置為高電平，使得讀出的數據中包括轉換通道信息。在系統中，采用FPGA實(shí)現ADS8364的接口控制電路，ADS8364轉換數據通過(guò)FPGA存在SDRAM中。本系統中，ADS8364、FPGA、DSP與SDRAM的接口連接如圖2所示。本文引用地址：http://dyxdggzs.com/article/151424.htm
1.3 DSP與FPGA協(xié)同處理模塊
DSP和FPGA協(xié)同處理模塊是本系統的核心，其主要完成對ADS8364的控制、數據的計算以及相應的邏輯控制，并通過(guò)藍牙完成數據的傳輸。由于數據采集要求采集數據量大，多路信號同時(shí)采集，要求實(shí)時(shí)性好、速度快、精度高等，本系統采用基于DSP與FPGA協(xié)同處理。系統設計中,采用TI公司的DSP芯片TMS320F2812和Altera公司的FPGA芯片EP2C5。
EP2C5是Altera公司推出的CycloneII序列FPGA器件，采用TSMC90nm、Low-K工藝，1.2 V內核電壓，工作電壓為1.15 V~3.465 V,內嵌RAM 119 808位，13個(gè)乘法器，并有143個(gè)I/O腳。在本系統中，為了數據緩存，需要在FPGA和DSP之間有一個(gè)FIFO來(lái)充當數據的緩存區,同時(shí)為了滿(mǎn)足數據采集中高速實(shí)時(shí)數據流應用，避免FIFO溢出，設計時(shí)通過(guò)FPGA及SDRAM構造一個(gè)FIFO，以提供一個(gè)低成本并能滿(mǎn)足高速實(shí)時(shí)數據流傳輸的解決方案。本系統中的EP2C5時(shí)鐘信號由外部晶振提供，EP2C5的復位信號由TMS320F2812的I/O口實(shí)現。TMS320F2812為EP2C5產(chǎn)生復位信號，當EP2C5檢測到有效的復位信號后，就會(huì )按照TMS320F2812產(chǎn)生的分頻因子觸發(fā)A/D轉換器進(jìn)行A/D采樣，同時(shí)將ADS8364輸出的數據經(jīng)EP2C5預處理后,存儲到SDRAM中。EP2C5的JTGA口為其提供程序下載端口。
TMS320F1812數字信號處理器是TI公司推出的低功耗、高性能32位定點(diǎn)數字信號處理器，它采用8級流水線(xiàn)結構,最高主頻150 MHz,片內有18 KB RAM，128 KB Flash存儲器[3]。TMS320F1812采用3.3 V外設供電和1.8 V內核供電，由外部電路提供電源和時(shí)鐘信號，與藍牙模塊、FPGA連接時(shí)不需要電平轉換。本系統中，TMS320F1812主要功能:控制FPGA及數據的讀取,通過(guò)向FPGA發(fā)送復位信號、控制信號以及讀指令，使FPGA從SDRAM中讀取存儲的數據，并將數據傳輸給TMS320F1812；完成輸入數據的計算、打包等處理，與藍牙模塊連接。
1.4 藍牙模塊
藍牙模塊設計可選用CSR公司的BlueCore2-External單芯片藍牙模塊。該模塊核心工作電壓為1.8 V，輸入輸出口的工作電壓為3.3 V,符合藍牙規范V1.1和V1.2，集成有射頻收發(fā)、基帶控制和管理以及藍牙主控制器接口協(xié)議HCI，具有SPI、UART、USB、PIO、PCM接口。BlueCore2-External支持8 MB的外部Flash和ROM，可實(shí)現100 m內的通信[1]。其結構框圖如圖3所示。
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